【文章內(nèi)容簡(jiǎn)介】 － Verilog 是一款方便高效的邏輯仿真器 ，它將 高性能仿真工具的功能和交互設(shè)計(jì)環(huán)境的靈活性結(jié)合在一起 ，可以在整個(gè) ASIC 設(shè)計(jì)過(guò)程當(dāng)中使用。本文所有邏輯仿真及功能驗(yàn)證均由NCVerilog 完成。 模擬仿真： 模擬仿真是對(duì)電路實(shí)際工作情況進(jìn)行模擬，是最終決定電路實(shí)際性能的主要因素之一；因此，其重要性不言而 喻。 Spectre是 Cadence高性能、高精度的 Spice仿真器，其先進(jìn)的算法結(jié)構(gòu)和技術(shù)使其擁有優(yōu)異的仿真速度、仿真容量和收斂特性，已廣泛獲得 IC廠商和用戶的支持。 Spectre和 NC－ Verilog有機(jī)結(jié)合，實(shí)現(xiàn)真正意義上的混合電路仿真。 ADE（ Analog Design Environment ） 是工業(yè)界最完善的從前端到后端的模擬電路仿真環(huán)境，實(shí)現(xiàn) Spectre和 Spectre/VerilogXL的無(wú)縫連接；交互式的模擬環(huán)境使用戶方便進(jìn)行設(shè)計(jì)輸入、修改、分析、仿真驗(yàn)證及查看仿真結(jié)果；層次化的編輯器方 便用戶使用不同的 CELL View 構(gòu)造設(shè)計(jì)層次進(jìn)行多種組合的仿真驗(yàn)證，提高設(shè)計(jì)效率。 本設(shè)計(jì)使用的仿真器為 NC－ Verilog和 spectre。 版圖設(shè)計(jì)： Virtuoso Layout Editor 是 Cadence 功能強(qiáng)大的全定制數(shù)字和模擬 IC 版圖編輯器 ,支持純多邊形、參數(shù)化單元、符號(hào)化版圖與壓縮、版圖綜合等多種輸入方法，快速的設(shè)計(jì)層次瀏覽以及多窗口環(huán)境使用戶同時(shí)編輯多個(gè)設(shè)計(jì)。 Virtuoso XL 系列工具提供了強(qiáng)大的交互式版圖功能來(lái)增強(qiáng)定制 IC設(shè)計(jì)的生產(chǎn)率。這些先進(jìn)的功能允許設(shè)計(jì)者在較高抽 象級(jí)別來(lái)處理版圖。設(shè)計(jì)者工作的對(duì)象是線，孔及器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個(gè)的幾何圖形。在交互式布局，布線，編輯及邏輯和物理表示中，工具都會(huì)自動(dòng)地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信息。同時(shí)，這也消除了學(xué)習(xí)兩種不同工具命令的必要性，從而提高了版圖設(shè)計(jì)任務(wù)的生產(chǎn)率。設(shè)計(jì)者可以交互的在原理圖中選擇一個(gè)或多個(gè)器件，并在版圖中放置相應(yīng)的器件，以此來(lái)做快速的初始化布局。該工具內(nèi)嵌的布線工具，使設(shè)計(jì)者可以輕松面對(duì)定制 IC的布線問(wèn)題 。 設(shè)計(jì)輸入一般包括圖形與文本輸入兩種格式。文本輸入包括 Verilog和 VHDL兩種格式， Verilog具有其獨(dú)到的優(yōu)越性，它類似于 C等高級(jí)計(jì)算機(jī)語(yǔ)言，使用者更容易掌握； 因此，在工業(yè)界 ，絕大多數(shù)設(shè)計(jì)人員采用 Verilog。該語(yǔ)言支持多種不同層次的描述，并可以轉(zhuǎn)化為 Cadence和 Synopsys的設(shè)計(jì)庫(kù)格式； Cadence系統(tǒng)中的 Virtuoso Schematic Composer支持多層次邏輯圖輸入。在輸入完成后，可以針對(duì)兩種不同的輸 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 3 頁(yè) 入進(jìn)行邏輯仿真，以驗(yàn)證初始的輸入是否達(dá)到設(shè)計(jì)要求。 本文圖形輸入使用 Virtuoso Schematic Composer 作為設(shè)計(jì)輸入工具，文本輸 入采用 Verilog。 版圖工具： Cadence的 Virtuoso XL 系列工具 （ Layout Editor， Custom Placer， Custom Router） 。 版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查 （ DRC） 、電學(xué)規(guī)則檢查 （ ERC） 、版圖 /邏輯圖對(duì)比 （ LVS） 、版圖參數(shù)提取 （ LPE） 和寄生參數(shù)提取 （ PRE） 。 DIVA是 Cadence 軟件中的 驗(yàn)證 工具集，用它可以找出并糾正 設(shè)計(jì) 中的錯(cuò)誤：它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對(duì)查 （ LVS）外。還可以在 設(shè)計(jì) 的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò) 誤并互動(dòng)地把錯(cuò)誤顯示出來(lái)，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。 DIVA 工具集包括 （ 1） 設(shè)計(jì) 規(guī)則檢查 （ DRC） ，（ 2） 版圖寄生參數(shù)提取 （ LPE）（ 3） 寄生電阻提取 （ PRE）（ 4） 電氣規(guī)則檢查 （ ERC）（ 5） 版圖與線路圖比較程序 （ LVS） 。 DIVA 中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行 LVS 就先要執(zhí)行 DRC。在Cadence 系統(tǒng)中， DIVA 集成在版圖編輯程序 Virtuoso 和線路圖編輯程序 Composer 中，在這兩 個(gè) 環(huán)境中都可以激活 DIVA。 本文原理圖 設(shè)計(jì)使用 Virtuoso Schematic Composer 作為設(shè)計(jì)輸入工具，參數(shù)仿真使用 Cadence 的 Spectre 仿真器。工藝庫(kù)選用 NCSU CDK ，使用 工藝文件。 Verilog 硬件描述語(yǔ)言 簡(jiǎn)介 早在 1984 年， Gateway Design Automation 公司開(kāi)始了 Verilog 硬件描述語(yǔ)言的研發(fā)。這種語(yǔ)言得到了集成電路數(shù)字系統(tǒng)設(shè)計(jì)工程師的廣泛認(rèn)可和普遍采用，因此已經(jīng)成為了一項(xiàng)工業(yè)標(biāo)準(zhǔn)。 Verilog 最初是一種靠住址環(huán)境支持的專利語(yǔ)言，是第一種能夠支持 混合層次（ mixedlevel）設(shè)計(jì)表達(dá)方式的語(yǔ)言。這些層次包括數(shù)字電路的各種級(jí)別的抽象，從開(kāi)關(guān)級(jí)、門級(jí)、 RTL 級(jí)一起到更高級(jí)別的抽象。 仿真環(huán)境提供了功能強(qiáng)大的方法，不但能用于數(shù)字系統(tǒng)的設(shè)計(jì)，不能進(jìn)行數(shù)字系統(tǒng)的測(cè)試，即對(duì)正在進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行驗(yàn)證 [4]。 Verilog 之所以能在市場(chǎng)上得到認(rèn)可并占據(jù)主導(dǎo)地位，有三個(gè)關(guān)鍵因素。第一個(gè)關(guān)鍵因素是，在 Verilog 語(yǔ)言中引入了編程語(yǔ)言接口（ PLI）。利用 PLI， Verilog 用戶可以擴(kuò)展具有自己的特色的仿真環(huán)境。如果用戶明白了如何開(kāi)發(fā) PLI，并成功地采用Ve rilog 擴(kuò)展了自己的仿真環(huán)境 ，那么這些用戶就能成為真正的 Verilog 贏家。第二個(gè)關(guān)鍵因素是， Gateway 公司一起密切注意 ASIC 制造廠商的需求。從 1987 年到 1989年期間，公司曾努力與 Motorola,NationalUTMC 等 ASIC 廠商在 Verilog 應(yīng)用和開(kāi)發(fā)方面加強(qiáng)合作，這些工作使得 Verilog 在這一領(lǐng)域逐漸占據(jù)了主導(dǎo)地位。 Gateway 公司 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 4 頁(yè) 認(rèn)識(shí)到，絕大多數(shù)的數(shù)字邏輯仿真工作是由 ASIC 似人類的設(shè)計(jì)者完成的，這一認(rèn)識(shí)嗇了 Verilog 取得成功的機(jī)會(huì)。隨著 ASIC 制造廠商提倡使用 Verilog， Verilog 仿真器械逐漸被 ASIC 制造廠商認(rèn)可，作為接收設(shè)計(jì)制造訂單時(shí)的簽字認(rèn)可測(cè)試工具。工業(yè)界對(duì) Verilog 的認(rèn)可，更進(jìn)一步使得它在數(shù)字邏輯設(shè)計(jì)領(lǐng)域占據(jù)統(tǒng)治地位。最后一個(gè)關(guān)鍵因素是， 1987 年 Synopsys 公司引入了以 Verilog 為基礎(chǔ)的綜合技術(shù)，從而支持了Verilog 取得成功。 Gateway 公司為了讓 Verilog 在綜合技術(shù)方面取得優(yōu)勢(shì)，把其專有的 Verilog 使用權(quán)授予了 Synopsys 公司，仿真和綜合技術(shù)的結(jié)合使得 Verilog 成為硬件設(shè)計(jì)工程師首選的硬件描述語(yǔ)言。 VHDL（ VHSIC Hardware Description Language，甚高速集成電路硬件描述語(yǔ)言）的出現(xiàn)，得到了許多其他 EDA 廠商的強(qiáng)力追捧，使得 VHDL 很快被批準(zhǔn)成為IEEE1364 標(biāo)準(zhǔn)。并且，自從 1995 年以來(lái)，根據(jù) Verilog 用戶提出的需求， Verilog 做了許多增補(bǔ)。這些增補(bǔ)都已經(jīng)歸入最新推出的 Verilog 標(biāo)準(zhǔn)， IEEE1364－ 2020。今天，Verilog 已經(jīng)成為數(shù)字設(shè)計(jì)的首選語(yǔ)言，它是綜合、驗(yàn)證和布局布線技術(shù)的基礎(chǔ)。 本文主要內(nèi)容 本文從加法電路基本原理入手，以 CMOS 電路的載體， 對(duì) 幾種常見(jiàn)加法電路設(shè)計(jì)方案進(jìn)行分析和研究，其中包括全加器加法電路、超前進(jìn)位加法電路和曼徹斯特進(jìn)位鏈加法電路等，對(duì)各種結(jié)構(gòu)的優(yōu)劣進(jìn)行比較。 在任何種類的電路設(shè)計(jì)過(guò)程中，我們都面臨著性能和所付出的代價(jià)這對(duì)矛盾。在電路設(shè)計(jì)過(guò)程當(dāng)中，我們一方面要使電路的性能盡可能好，又必需同時(shí)考慮成本問(wèn)題，因此通常需要做一個(gè)折中。在本文中加法電路設(shè)計(jì)過(guò)程當(dāng)中，遇到的最主要的問(wèn)題是通過(guò)不同路徑的信號(hào)很難同時(shí)到達(dá)端口，這樣會(huì)導(dǎo)致短時(shí)電路的邏輯輸出錯(cuò)誤，對(duì)于這種情況，我們通過(guò)調(diào)整電路的結(jié)構(gòu)和晶體管尺寸，在犧牲一部分部分電路速度的情況下以使 信號(hào)盡量同步；如果還有少量毛刺之類，可用緩沖器將其濾掉，但這樣的代價(jià)是電路的輸入到輸出的總延遲會(huì)進(jìn)一步增大，從而導(dǎo)致電路最高工作速度降低。 本論文的結(jié)構(gòu)如下： 第一章是緒論，介紹課題背景、意義以及加法器的應(yīng)用。 第二章到第四章分別介紹三種不同結(jié)構(gòu)的加法電路，這三種結(jié)構(gòu)分別為：全加器加法器、超前進(jìn)位加法器和曼徹斯特進(jìn)位鏈加法器；從原理入手進(jìn)行分析，并詳細(xì)介紹了從原理圖到邏輯功能驗(yàn)證，再到模擬仿真，參數(shù)優(yōu)化，晶體管尺寸的調(diào)整，到最終版圖的生成，檢查及驗(yàn)證。 第五章是對(duì)三種加法器進(jìn)行比較說(shuō)明。 最后是總結(jié)部分。 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 5 頁(yè) 第 2 章 全加器加法電路設(shè)計(jì)與研究 1 位全加器概述及電路設(shè)計(jì) 全加器是算術(shù)運(yùn)算電路中的基本單元， 也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運(yùn)算電路當(dāng)中的重要作用，使得全加器的設(shè)計(jì)顯得十分重要 。通常情況下，我們采用兩種結(jié)構(gòu)來(lái)構(gòu)成全加器電路， 一種由兩個(gè)半加器組成，另一種為鏡像結(jié)構(gòu)。在下面的設(shè)計(jì)中，我們將分別對(duì)兩種結(jié)構(gòu)進(jìn)行設(shè)計(jì)仿真，并將所得結(jié)果進(jìn)行比較，確定其性能優(yōu)劣。 半加器結(jié)構(gòu)全加器電路 分析與 設(shè)計(jì) 通過(guò)對(duì)數(shù)字電路基礎(chǔ)知識(shí)的學(xué)習(xí)我們知道，全加器可以由兩個(gè)半加器構(gòu)成；半加器 是完成 1 位二進(jìn)制數(shù) 相加的一種組合邏輯電路。兩個(gè) 1 位二進(jìn)制的加法運(yùn)算可用真值表（表 21）表示，其中 S 表示和數(shù)， C 表示進(jìn)位數(shù)。由表中邏輯關(guān)系可見(jiàn)，這種加法運(yùn)算只考慮了兩個(gè)加數(shù)本身，而沒(méi)有考慮由低位 來(lái)的 進(jìn)位，所以稱為半加。半加器就是實(shí)現(xiàn)表 21 中邏輯關(guān)系的電路。 表 21 半加器真值表 ［ 1］ 被加數(shù) A 加數(shù) B 和數(shù) S 進(jìn)位數(shù) C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 由真值表可得邏輯表達(dá)式 ： S AB AB＝ ＋ （ 21） C AB＝ （ 22） 根據(jù)邏輯代數(shù) 定律 和恒等式 ，可將上式變換成與非形式 ： ? ? ?S AB A AB B＝ （ 23） C AB＝ （ 24） 由式（ 23）和（ 24）可得由與非門組成的半加器，如圖 21(a)所示。 因?yàn)榘爰雍?S AB AB＝ ＋ 是異或邏輯關(guān)系，所以半加器也可利用一個(gè)集成異或門和與門來(lái)實(shí)現(xiàn)，如圖 21(b)所示。 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 6 頁(yè) (a) (b) 圖 21 半加器 (a) 由與非門組成 (b) 由異或門及與門組成 我們對(duì)圖 21(b)的 原理圖 進(jìn)行 仿真 ， 波形 如圖 22： 圖 22 半加器仿真結(jié)果 我們?cè)O(shè)定的輸入信號(hào)特征如下： 西南交通大學(xué)本科 畢業(yè)設(shè)計(jì) (論文 ) 第 7 頁(yè) 信號(hào) A： 1T （高電平持續(xù) 時(shí)間）＝ 1ns， T（周期）＝ 2ns， riset （上升時(shí)間） = falt ， （下降時(shí)間） =1ps， 以后信號(hào)定義符號(hào)均如上規(guī)定。 信號(hào) B： 1T ＝ 2ns， T＝ 4ns， riset = falt =1ps。 通過(guò)對(duì)仿真結(jié)果進(jìn)行觀察，發(fā)現(xiàn)求和信號(hào) SUM 的輸出存在很大問(wèn)題，有些地方甚至邏輯功能錯(cuò)誤，通 過(guò)對(duì)內(nèi)部原理和結(jié)構(gòu)進(jìn)行分析，發(fā)現(xiàn)主要原因是由于其中輸入信號(hào) A 和 B 都有互補(bǔ)變量，在模擬環(huán)境中，互補(bǔ)變量的存在會(huì)導(dǎo)致信號(hào)不同步，從而引發(fā)競(jìng)爭(zhēng)，造成短時(shí)間的邏輯功能錯(cuò)誤。 同樣，用兩個(gè)半加器組成的全加器也存在同樣的問(wèn)題。 一方面是由于同或異或門延遲大，速度慢，另一方面是因?yàn)槠渲写嬖诨パa(bǔ)變量。 經(jīng)過(guò)統(tǒng)計(jì)， 一個(gè)半加器由 18 個(gè)晶體管構(gòu)成， 用兩個(gè)半加器構(gòu)成一個(gè)全加器所需要的晶體管數(shù)量為 48 個(gè)，數(shù)量很多，且性能不太理想。 鏡像結(jié)構(gòu)全加器電路 分析與 設(shè)計(jì) 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù) 求和結(jié)果給出 該位的進(jìn)位信號(hào)。 根據(jù)全加器的功能，可列出它的真值表，如表 22 所示。其中 iA 和 iB 分別是 被加數(shù)及加 數(shù) ， i1C－