【正文】 1000 led=839。b0000_0010。 1000 led=839。b0000_0100。 1000 led=839。b0000_1000。 1000 led=839。b0001_0000。 1000 led=839。b0010_0000。 1000 led=839。b0100_0000。 1000 led=839。b1000_0000。 end s3: begin led=839。b0000_0001。 t2=1。 end s4: begin led=839。b1000_0000。 t2=1。 end s5: jia=1。 s6: yi=1。 s7: begin led=839。b0000_0001。 1000 led=839。b0000_0010。 1000 led=839。b0000_0100。 1000 led=839。b0000_1000。 1000 led=839。b0001_0000。 1000 led=839。b0010_0000。 1000 led=839。b0100_0000。 1000 led=839。b1000_0000。 1000 led=839。b0100_0000。 1000 led=839。b0010_0000。 1000 led=839。b0001_0000。 1000 led=839。b0000_1000。 1000 led=839。b0000_0100。 1000 led=839。b0000_0010。 1000 led=839。b0000_0001。 end endcase endendendmodule module score1(res,jia,s1,s2,win)。input res,jia。output win。output[7:0] s1,s2。wire[7:0] s1,s2。wire[3:0] w1,w2。add21 u1(.in(jia),.res(res),.win(win),.out1(w1),.out2(w2))。encoder u2(.in1(w1),.in2(w2),.out1(s1),.out2(s2))。endmodulemodule score2(clk,res,yi,s1,s2,win)。input clk,res,yi。output win。output[7:0] s1,s2。wire[7:0] s1,s2。wire[3:0] w1,w2。add21 u1(.in(yi),.res(res),.win(win),.out1(w1),.out2(w2))。encoder u2(.in1(w1),.in2(w2),.out1(s1),.out2(s2))。endmodulemodule add21(in,res,win,out1,out2)。input in,res。output win。output[3:0] out1,out2。reg[3:0] out1,out2。reg cin,win。always@(posedge in or negedge res)begin if(~res) begin out1=0。cin=0。 end else if(in) if(out1==9) begin out1=0。 cin=1。 end else begin out1=out1+1。 cin=0。 endendalways@(posedge cin or negedge res)begin if(~res) out2=0。 else if(cin) if(out2==9) out2=0。 else out2=out2+1。endalways@(*)begin if((out1==1)amp。amp。(out2==2)) win=1。 else win=0。endendmodulemodule encoder(in1,in2,out1,out2)。input[3:0] in1,in2。output[7:0] out1,out2。reg[7:0] out1,out2。always@(*) case(in1) //共陽數碼管編碼 839。b0000:out1=839。b1100_0000。 //0 839。b0001:out1=839。b1111_1001。 //1 839。b0010:out1=839。b1010_0100。 //2 839。b0011:out1=839。b1011_0000。 //3 839。b0100:out1=839。b1001_1001。 //4 839。b0101:out1=839。b1001_0010。 //5 839。b0110:out1=839。b1000_0010。 //6 839。b0111:out1=839。b1111_1000。 //7 839。b1000:out1=839。b1000_0000。 //8 839。b1001:out1=839。b1001_0000。 //9 default:out1=839。b1100_0000。 endcasealways@(*) case(in2) 839。b0000:out2=839。b1100_0000。 //0 839。b0001:out2=839。b1111_1001。 //1 839。b0010:out2=839。b1010_0100。 //2 839。b0011:out2=839。b1011_0000。 //3 839。b0100:out2=839。b1001_1001。 //4 839。b0101:out2=839。b1001_0010。 //5 839。b0110:out2=839。b1000_0010。 //6 839。b0111:out2=839。b1111_1000。 //7 839。b1000:out2=839。b1000_0000。 //8 839。b1001:out2=839。b1001_0000。 //9 default:out2=839。b1100_0000。 endcaseendmodulemodule Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi)。input clk,res,in1,in2。output out1,out2,en_jia,en_yi。reg out1,out2,en_jia,en_yi。wire w1,w2,a,b。or u2(w1,in1,in2)。add4 u1(.res(res),.c(w1),.t(w2))。select u3(.t(w2),.a(a),.b(b))。parameter[1:0] s0=139。b00,s1=139。b01。reg[1:0] current_state,next_current。always@(posedge clk or negedge res)begin if(!res) current_state=s0。 //復位 else current_state=next_current。endalways@(current_state or next_current)begin case(current_state) s0: begin out1=1。 en_jia=1。 en_yi=0。 out2=0。 if(a==1) next_current=s1。 else next_current=s0。 end s1: begin out1=0。 en_jia=0。 en_yi=1。 out2=1。 if(b==1) next_current=s0。 else next_current=s1。 end endcaseendendmodulemodule add4(res,c,t)。input res,c。output t。reg t。reg[2:0] q。always@(posedge c or negedge res)begin if(~res) begin q=0。 t=0。 end else begin if(q==4) begin t=1。 q=0。 end else begin q=q+1。 t=0。 end endendendmodulemodule select(t,a,b)。input t。output a,b。reg a,b。always@(t)begin if(t==1) begin a=1。 b=0。 end else begin a=0。 b=1。 endendendmodulemodule goal(res,buzz,jia,yi,en)。input res,jia,yi。output buzz,en。reg buzz,en。reg[12:0] q。wire w。or u1(w,jia,yi)。always@(posedge w or negedge res)begin if(~res) begin q=0。 en=1。 buzz=0。 end else begin if(q==2999) begin en=1。 q=0。 buzz=0。 end else begin q=q+1。 en=0。 buzz=1。 end endendendmodulemodule timer(t1,t2)。input t2。output t1。reg t1。reg[8:0] t。always@(posedge t2)begin if(t==499) begin t=0。 t1=0。 end else t=t+1。endendmodule