【正文】 _LOGIC。CLK1,EEND,CLK2,CLRC: OUT STD_LOGIC)。END CONTRL。 ARCHITECTURE mix OF CONTRL ISSIGNAL 1:STD_LOGIC。BEGINPROCESS(FIN,CLR,START) [7]BEGIN IF CLR=39。139。 THEN 1=39。039。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）24 ELSIF FIN39。EVENT AND FIN=39。139。 THEN 1=START。 END IF。END PROCESS。CLRC=CLR。 EEND=1。CLK1=FIN AND 1。 CLK2=FSD AND 1。END mix。功能分析：為實(shí)現(xiàn)系統(tǒng)功能，控制電路模塊需輸出三個(gè)信號(hào)：一是控制計(jì)數(shù)器允許對(duì)被測(cè)信號(hào)計(jì)數(shù)的信號(hào) START；二是將前一秒計(jì)數(shù)器的計(jì)數(shù)值存人鎖存器的鎖存信號(hào) FSD；三是為下一個(gè)周期計(jì)數(shù)做準(zhǔn)備的計(jì)數(shù)器清零信號(hào) CLR。上述三個(gè)信號(hào)產(chǎn)生的順序是：先提供計(jì)數(shù)信號(hào)，這種信號(hào)使計(jì)數(shù)器在 1s 內(nèi)計(jì)數(shù)；接著是提供鎖存信號(hào)，這種信號(hào)對(duì)計(jì)數(shù)值進(jìn)行鎖存；最后是發(fā)出清零信號(hào)，這種信號(hào)可對(duì)計(jì)數(shù)器清零。計(jì)數(shù)器清零結(jié)束后又可重新計(jì)數(shù)，計(jì)數(shù)進(jìn)入第二個(gè)周期。不難看出，控制電路模塊實(shí)際上就是一個(gè)控制器，它需要一個(gè)周期為 1s 的信號(hào)作為產(chǎn)生并控制控制器輸出的時(shí)基信號(hào) FN。圖 測(cè)頻與測(cè)周期控制部分電路如圖所示，當(dāng) D 觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN 端來(lái)一個(gè)上沿，則 Q端變?yōu)楦唠娖?，?dǎo)通 FIN→CLK1 和 FSD→CLK2，同時(shí) EEND 被置為高電平作為狀態(tài)標(biāo)志；在 D 觸發(fā)器的輸入端 START 為低電平時(shí)，當(dāng) FIN 端輸入一個(gè)脈沖上沿，F(xiàn)IN→CLK1 與 FSD→CLK2 信號(hào)通道被切斷。 脈沖寬度和占空比測(cè)量模塊根據(jù)脈寬測(cè)量原理，設(shè)計(jì)如圖 的電路原理示意圖。該信號(hào)的上沿和下沿信號(hào)對(duì)應(yīng)于未經(jīng)處理時(shí)的被測(cè)信號(hào)的 50%幅度時(shí)上沿和下沿信號(hào)。被測(cè)信號(hào)從 FIN 端輸入，CLR為初始化信號(hào)，SRART 為工作使能信號(hào)，圖中 CONRTL2 的 PUL 端與 GATE 的輸入端PUL 相連。其測(cè)量脈沖寬度的工作步驟是：1) 向 CONTRL2 的 CLR 端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化。2) 將 GATE 的 CNL 置高電平，表示開(kāi)始脈沖寬度測(cè)量，這時(shí) CONT2 的輸入信號(hào)青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）25為 FSD。3) 在被測(cè)脈沖的上沿到來(lái)時(shí)，CONTRT2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CONT2。4) 在被測(cè)脈沖的下沿到來(lái)時(shí)，CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 CONT2 被關(guān)斷。5) 由單片機(jī)讀出計(jì)數(shù)器 CONT2 的結(jié)果，并通過(guò)上述測(cè)量原理公式計(jì)算出脈沖寬度。圖 脈沖寬度測(cè)量原理圖CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化過(guò)后才能工作，否則 PUL 輸出始終為零。只有在先檢測(cè)到上沿后 PUL 才為高電平，然后在檢測(cè)到下沿時(shí)，PUL 輸出為低電平時(shí)；ENDD 輸出高電平以便通知單片機(jī)測(cè)量計(jì)數(shù)已經(jīng)結(jié)束；如果先檢測(cè)到下沿，PUL 并無(wú)變化；在檢測(cè)到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來(lái)。占空比的測(cè)量方法是通過(guò)測(cè)量脈沖寬度記錄 CONT2的計(jì)數(shù)值 N1，然后將輸入信號(hào)反相，再測(cè)量其脈沖寬度，測(cè)得 CONT2 計(jì)數(shù)值 N2，則可以計(jì)算出：占空比=N1/N1+N2其程序?yàn)椋篖IBRARY IEEE。USE 。USE 。ENTITY CONTRL2 IS[8] PORT (FIN,START,CLR:IN STD_LOGIC。ENDD,PUL:OUT STD_LOGIC)。END CONTRL2。ARCHITECTURE behav OF CONTRL2 IS SIGNAL :STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL A0,B0,C0,F2:STD_LOGIC。 青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）26 SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0)。BEGIN S(0)=(3)。 S(1)=(2)。PROCESS(START,S)BEGIN IF START=39。139。THEN F2=FIN。 ELSE F2=NOT FIN。 END IF。IF S=2 THEN PUL=39。139。 。ELSE PUL=39。039。 。 END IF。IF S=3 THEN ENDD=39。139。ELSE ENDD=39。039。 END IF。END PROCESS。A0=F2 AND (1)。 B0=NOT A0。 C0=NOT F2。PROCESS(C0,CLR)BEGINIF CLR=39。139。THEN (1)=39。039。ELSIF C039。EVENT AND C0=39。139。THEN (1)=39。139。END IF。END PROCESS。PROCESS(A0,CLR)BEGIN IF CLR=39。139。THEN (2)=39。039。 ELSIF A039。EVENT AND A0=39。139。 THEN (2)=39。139。 END IF。END PROCESS。PROCESS(B0,CLR)BEGIN IF CLR=39。139。THEN (3)=39。039。 ELSIF B039。EVENT AND B0=39。139。 THEN (3)=39。139。 END IF。END PROCESS。END behav。功能分析：控制電路的功能是對(duì)計(jì)數(shù)電路、鎖存電路和譯碼顯示電路進(jìn)行工作和時(shí)序的控制。首先使計(jì)數(shù)電路在 1s 內(nèi)進(jìn)行計(jì)數(shù)，接著在下一個(gè) 1s 內(nèi)鎖存計(jì)數(shù)的結(jié)果，然后再將鎖存的數(shù)據(jù)進(jìn)行譯碼和顯示。在第一個(gè)測(cè)量顯示周期結(jié)束后，控制電路將再次發(fā)出控制信號(hào)，先對(duì)功能電路清零，然后使系統(tǒng)開(kāi)始第二個(gè)測(cè)量周期的工作。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）27 GATELIBRARY IEEE。USE 。ENTITY GATE IS[9] PORT (CLK2,FSD,CNL,PUL:IN STD_LOGIC。CLKOUT:OUT STD_LOGIC)。END GATE。ARCHITECTURE behav OF GATE IS BEGIN PROCESS(CLK2,PUL,FSD,CNL) BEGIN IF CNL=39。039。THEN CLKOUT=CLK2。 ELSE CLKOUT=PUL AND FSD。 END IF。 END PROCESS。END behav。 測(cè)頻/測(cè)周期實(shí)現(xiàn)被測(cè)信號(hào)脈沖從 CONTRL 模塊的 FIN 端輸入，標(biāo)準(zhǔn)頻率信號(hào)從 CONTRL 的 FSD 端輸入，CONTRL 的 CLR 是此模塊電路的工作初始化信號(hào)輸入端。進(jìn)行頻率或周期測(cè)量的步驟：1) 令 TF=0，選擇等精度測(cè)頻，然后在 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。2) 由預(yù)置門(mén)控信號(hào)將 CONRTL 的 START 端置高電平，預(yù)置門(mén)開(kāi)始定時(shí)，此時(shí)由被測(cè)信號(hào)的上沿打開(kāi)計(jì)數(shù)器 CONT1，進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器CONT2。3) 預(yù)置門(mén)定時(shí)結(jié)束信號(hào)把 CONTRL 的 START 端置為低電平（由單片機(jī)來(lái)完成） ，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來(lái)時(shí)，CONT1 停止計(jì)數(shù)，同時(shí)判斷 CONT2對(duì) Fs 的計(jì)數(shù)。4) 計(jì)數(shù)結(jié)束后，CONTRL 的 EEND 端將輸出低電平來(lái)指示測(cè)量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRB、ADRA 分別讀回 CONT1 和 CONT2 的計(jì)數(shù)值，并根據(jù)精度測(cè)量公式進(jìn)行運(yùn)算，計(jì)算被測(cè)信號(hào)的頻率或周期值。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）28圖 測(cè)頻模塊邏輯圖 硬件設(shè)計(jì)該系統(tǒng)硬件電路設(shè)計(jì)是由峰值檢波采樣、整形比較、寬帶通道放大、頻率測(cè)量、顯示等模塊構(gòu)成。低頻比較器 LM311 對(duì) 1 Hz 到 2 MHz 的信號(hào)整形效果較好，高頻比較器TL3116 對(duì) 200 kHz 以上的信號(hào)整形效果較好。為實(shí)現(xiàn) 1 Hz 到 10 MHz 信號(hào)的頻率測(cè)量，該系統(tǒng)以 1 為 0．01～5 V 的信號(hào)，應(yīng)將其經(jīng)峰值檢波、 A／D 轉(zhuǎn)換后選擇模擬開(kāi)關(guān)通道進(jìn)行程控放大，經(jīng)整形后測(cè)量，最后將測(cè)量結(jié)果送入顯示模塊。等精度頻率計(jì)的主系統(tǒng)如圖 所示，主要由 6 個(gè)部分構(gòu)成：1) 信號(hào)整形電路。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以作 PLD 器件的輸入信號(hào)。2) 測(cè)頻電路。是測(cè)頻的核心電路模塊，可以由 FPGA 器件擔(dān)任。3) 100MHz 的標(biāo)準(zhǔn)頻率信號(hào)源(可通過(guò) PLL 倍頻所得)接入 FPGA。4) 單片機(jī)電路模塊。用于控制 FPGA 的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并作出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的 P0 口讀取測(cè)試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制命令。5) 鍵盤(pán)模塊?？梢杂?5 個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，其余是命令鍵。6) 數(shù)碼顯示模塊?？梢杂?7 個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表示百萬(wàn)分之一的精度?？紤]到提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式或液晶顯示。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）29圖 該系統(tǒng)整體框圖。 程控放大電路程控放大分為 3 段，對(duì) 0．01～50 mV 的小信號(hào)放大 100 倍，50 mV～1 V 的小信號(hào)放大 10 倍，1～5 V 的信號(hào)不放大。選用 8 路模擬開(kāi)關(guān) MAX308，為了采集與實(shí)現(xiàn)毫伏級(jí)信號(hào)，必須使用寬帶放大電路進(jìn)行放大，故采用 TI 公司的 OPA637 寬帶運(yùn)放實(shí)現(xiàn) Gain=11 及 Gain=120 的放大。圖 2 為 OPA637 增益為 11 倍的放大電路，增益為 120 的放大電路用 2 級(jí) OPA637 級(jí)聯(lián)即可實(shí)現(xiàn)。圖 程控放大電路 過(guò)零比較電路輸入信號(hào)送入 LM311 進(jìn)行滯回比較，可較好消除邊緣毛刺，實(shí)現(xiàn)低頻信號(hào)整形。 TL3116 是高頻比較器，輸入信號(hào)送入 TL3116 滯回比較，獲得較為理想的高頻方波整形信號(hào)。故測(cè)頻時(shí)分兩段設(shè)計(jì)整形電路，整形電路將輸入的周期信號(hào)整形成同頻的方波輸青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）30入 FPGA 進(jìn)行測(cè)頻。圖 3 為 LM311 滯回比較電路，TL3116 外同電路與其相同。圖 過(guò)零比較電路 測(cè)頻主系統(tǒng)實(shí)現(xiàn)測(cè)頻主系統(tǒng)原理如圖 所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出，一片 ispLSI1032E 完成各種測(cè)試功能。鍵盤(pán)信號(hào)由 AT89C51 進(jìn)行處理，它從ispLSI1032E 讀回計(jì)數(shù)數(shù)據(jù)進(jìn)行運(yùn)算，并向顯示電路顯示測(cè)試結(jié)果。顯示器電路采用 7 段LED 顯示器。在標(biāo)準(zhǔn)信號(hào)頻率為 60MHz 的情況下，其測(cè)量精度可達(dá)成， 即能夠顯示近8 位有效數(shù)字。系統(tǒng)的基本工作方式如下：圖 中的 7PIN 座為數(shù)顯與鍵控信號(hào)接口。由 8 只 4094 完成串行顯示，其中 89C51的 接 8 個(gè) 4094 的輸出使能 (PIN15), 接第一片的串行數(shù)據(jù)輸入端（PIN2） ，接時(shí)鐘端（PIN3） 。系統(tǒng)設(shè)置 8 個(gè)鍵：下調(diào)、上調(diào)、時(shí)間、自校、占空比、脈寬、周期、頻率，其中“ 時(shí)間” 鍵選定后可通過(guò) “下調(diào)”和“上調(diào)” 鍵對(duì)預(yù)置門(mén)時(shí)間進(jìn)行調(diào)節(jié)。通過(guò)一片4014 將鍵控信息串行讀入單片機(jī)。FSTD 為測(cè)頻標(biāo)準(zhǔn)頻率 60MHz 信號(hào)輸入端。FINPUT 為被 AMPL 模塊放大整形后的被測(cè)信號(hào)。待測(cè)信號(hào)由“FIN”輸入。STADF 為自校頻率發(fā)生模塊，CHEKF 為自校頻率輸入端。青島大學(xué)本科生畢業(yè)論文（設(shè)計(jì)）31圖 測(cè)頻主系統(tǒng)原理圖專用模塊測(cè)試控制信號(hào)說(shuō)明：TF（P31）：TF=0 時(shí)等精度測(cè)頻，TF=1 時(shí)測(cè)脈寬。CLR/TRIG（P34 ）：當(dāng) TF=0 時(shí)系統(tǒng)全清零功能，當(dāng) TF=1 時(shí) CLR/TRIG 的上跳沿將啟動(dòng) CONT2，進(jìn)行脈寬測(cè)試計(jì)數(shù)。END（ ）:脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，END=1 結(jié)束。CHOICE（）: 自校/測(cè)頻選擇，CHOICE=1 測(cè)頻， CHOICE=0 自校。START（）：當(dāng) TF=0 時(shí)，作為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制，START=1 時(shí)預(yù)置門(mén)打開(kāi)；當(dāng) TF=1 時(shí)，START 有第二功能，此時(shí)，當(dāng) START=0 時(shí)測(cè)負(fù)脈寬，當(dāng) START=1 時(shí)測(cè)正脈寬。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。EEND（）：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)。若令 EEND=0 時(shí)計(jì)數(shù)結(jié)束。ADRA，ADRB ：計(jì)數(shù)值讀出選通控制。若令 AD=[ADRB，ADRA]，則當(dāng)AD=0、 3 時(shí)可以從 P0 和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個(gè) 8 位計(jì)數(shù)