【正文】 439。b1000:begin if(t1[23:20]==439。d2) t1[23:20]=439。d0。 else t1[23:20]=t1[23:20]+139。d1。end default t1=t1。 endcase else if(switch==1amp。ad==1) case(adj) 439。b0001:begin if(t1[3:0]==439。d9) t1[3:0]=439。d0。 else t1[3:0]=t1[3:0]+139。d1。end 439。b0010:begin if(t1[7:4]==439。d5) t1[7:4]=439。d0。 else t1[7:4]=t1[7:4]+139。d1。end 439。b0100:begin if(t1[11:8]==439。d9) t1[11:8]=439。d0。 else t1[11:8]=t1[11:8]+139。d1。end 439。b1000:begin if(t1[15:12]==439。d5) t1[15:12]=439。d0。 else t1[15:12]=t1[15:12]+139。d1。end default t1=t1。 endcase else t1=t1。 endmodule // module radio(rcrl,t,clk1,clk2,led)。 //仿真報時模塊 37 input rcrl,clk1,clk2。 input [15:0] t。 output [4:0] led。 reg c。 reg c2。 reg led。 always@(t) if(t[15:8]==839。h59) case(t[7:0]) 839。h50, 839。h52, 839。h54, 839。h56: c=1。 839。h59: c2=1。 default :begin c=0。c2=0。end endcase else begin c=0。c2=0。end always@(posedge clk1) if(camp。~c2amp。rcrl) case(t[7:0]) 839。h50:led[4:1]=439。b1000。 839。h52:led[4:1]=439。b0100。 38 839。h54:led[4:1]=439。b0010。 839。h56:led[4:1]=439。b0001。 default: led[4:1]=439。b0000。 endcase else led[4:1]=439。b0000。 always@(posedge clk2) if(~camp。c2amp。rcrl) led[0]=1。 else led[0]=0。 endmodule // //秒表模塊 module stopwatch(start,crl,en,p,clk1,clk2,temp )。 input start,crl,en,clk1,clk2。 input [3:0] p。 output [31:0] temp。 wire [23:0] t。 wire enp0,enp1,enp2,enp3,enp4,enp5,cp1,cp2,cp3。 reg [23:0] temp1,temp2,temp3,temp4,temp5,temp6,temp7, temp8,temp9。 reg [31:0] temp。 reg [3:0] i。 39 counter10 f3(enp0,p[3],clk1,t[3:0])。 counter10 f4(enp1,p[3],clk1,t[7:4])。 counter10 f5(enp2,p[3],clk1,t[11:8])。 counter6 f6(enp3,p[3],clk1,t[15:12])。 counter10 f7(enp4,p[3],clk1,t[19:16])。 counter6 f8(enp5,p[3],clk1,t[23:20])。 assign enp0=startamp。en, enp1=(t[3:0]==439。d9), enp2=enp1amp。(t[7:4]==439。d9), enp3=enp2amp。(t[11:8]==439。d9), enp4=enp3amp。(t[15:12]==439。d5), enp5=enp4amp。(t[19:16]==439。d9)。 // always@(posedge clk2) if(~crl) begin temp[23:0]=t。temp[27:24]=i。temp[31:28]=439。hc。end else begin temp[27:24]=i。 temp[31:28]=439。hc。 40 case(i) 439。h1: temp[23:0]=temp1。 439。h2: temp[23:0]=temp2。 439。h3: temp[23:0]=temp3。 439。h4: temp[23:0]=temp4。 439。h5: temp[23:0]=temp5。 439。h6: temp[23:0]=temp6。 439。h7: temp[23:0]=temp7。 439。h8: temp[23:0]=temp8。 439。h9: temp[23:0]=temp9。 endcase end // always@(posedge clk2 ) if(crl) begin case(p[1:0]) 239。b10:begin if(i439。d1) i=i139。d1。 else i=i。end 239。b01:begin if(439。d9i) i=i+139。d1。 else i=i。end default i=i。 41 endcase end else if(enp0amp。p[3]amp。(~crl)) i=439。h0。 else if(enp0amp。p[2]amp。i=439。h9) begin i=i+439。d1。 case(i) 439。h0: temp1=t。 439。h1: temp2=t。 439。h2: temp3=t。 439。h3: temp4=t。 439。h4: temp5=t。 439。h5: temp6=t。 439。h6: temp7=t。 439。h7: temp8=t。 439。h8: temp9=t。 endcase end else i=i。 endmodule 42