【正文】 (mid_data))。 JSQ jsq(.add(add),.data(mid_data),.clk_1Hz(mid_clk_1Hz),.start(start),.c_out(dout))。 SMG smg(.clk_1MHz(mid_clk_1Hz),.data(dout),.data_g(data_g),.data_s(data_s),.data_b(data_b))。Endmodule頂層模塊激勵：module RAM_count_test。 reg reset,add,start,wr,rd。 reg clk_50MHz。 reg [3:0]wr_address,rd_address。 reg [7:0] din。 wire [6:0] data_g,data_s,data_b。 RAM_count ram( .reset(reset),.add(add),.start(start),.wr(wr),.rd(rd),.clk_50MHz(clk_50MHz), .wr_address(wr_address), .rd_address(rd_address),.din(din),.data_g(data_g),.data_s(data_s),.data_b(data_b))。 always 1 clk_50MHz=~clk_50MHz。 initial begin reset=1。start=1。din=1。wr=0。rd=1。 wr_address=439。d1。rd_address=439。d1。clk_50MHz=0。 add=1。 125 reset=0。 250 reset=1。 250 add=0。 250 add=1。 250 wr=0。rd=1。 10000 start=0。 250 wr=1。rd=0。 end endmodule 綜合及布局布線報告和引腳分布報告綜合圖：管腳分配圖：時鐘分配圖： 后仿真結(jié)果報告 硬件測試結(jié)果報告測試結(jié)果符合設(shè)計初衷，實現(xiàn)了將一個108的RAM變成十個8位的加法器，設(shè)置初始值為1~10，可以寫入和讀出數(shù)據(jù)進行加法操作。 對結(jié)果和結(jié)論的問題討論實驗結(jié)果基本上符合設(shè)計要求和初衷，主體功能可以很好的實現(xiàn)，但是在一些細節(jié)上沒有做到很好的規(guī)劃，比如在后仿真時出現(xiàn)了部分高阻狀態(tài)，后檢查發(fā)現(xiàn)是由于在RAM模塊中的復(fù)位有問題。經(jīng)過兩周的FPGA課程設(shè)計，使我對這門課程有了一個更加深刻地認識和感受，更加深入的了解了自己在課程學習上的不足以及理論學習和實踐相互結(jié)合的重要性。在電路的設(shè)計初始時刻，我沒有按照設(shè)計電路時從上到下的設(shè)計方法，而是盲目的對電路的模塊進行設(shè)計。結(jié)果在最后的設(shè)計綜合的時候，設(shè)計的各個模塊不能進行順利的綜合和仿真。尤其是在數(shù)碼管和RAM模塊中出現(xiàn)了較大的問題，單個模塊測試時，都是正確的，但是綜合在一起時，就出現(xiàn)了問題。后來在老師和同學的幫助下，我發(fā)現(xiàn)原來是時鐘不匹配的問題。經(jīng)過一系列的修改，終于得到了正確的結(jié)果，在以后的電路設(shè)計和描述中，我會深刻吸取這次的教訓。在后仿真時，進行的非常順利。后來我總結(jié)出了良好的編碼習慣對于最后電路的綜合和差錯都是有很大的影響，便于自己及時處理問題，做出改進方案，這對于處理邏輯錯誤非常有用，同時這也提醒我們詳細的規(guī)范和電路之間邏輯關(guān)系的合理安排的重要性。除此之外，不同模塊之間的時序電路的合理協(xié)調(diào)，對于電路初始狀態(tài)的設(shè)定都是至關(guān)重要的。總的來說，這兩周的課程設(shè)計讓我受益匪淺，在以后的學習中我會吸取這次的經(jīng)驗，幫助自己在以后的學習和生活中取得更大的進步?！痘赩erilog的FPGA設(shè)計基礎(chǔ)》杜慧敏、李宥謀、趙全良著 西安電子科技大出版社學《Verilog HDL數(shù)字設(shè)計與綜合》(第二版) [美] Samir Palnitkar 著 夏宇聞、胡燕祥 刁嵐松 等譯西安郵電學院系成績鑒定表學生姓名趙荷班級/學號電科0902/04092034進行時間2012年 9 月 10 日 — 2012 年 9 月21 日成績鑒定學習內(nèi)容（20分）與教學任務(wù)計劃結(jié)合程度（10分）與專業(yè)培養(yǎng)結(jié)合程度（6分）其它（4分）接受單位評價（20分）實踐能力（10分）學習態(tài)度（6分）學習紀律（4分）報告鑒定（60分） 報告內(nèi)容與實踐過程緊密結(jié)合（15分）報告內(nèi)容與教學計劃內(nèi)容緊密結(jié)合（15分）報告質(zhì)量(主題、結(jié)構(gòu)、觀點、邏輯、資料、字數(shù) 30分)評閱教師姓名劉正濤職稱成績評語 評閱教師簽字 年 月 日 西安郵電學院 系 過程考核表學生姓名趙荷班級/學號電科0902/04092034承擔任務(wù)實驗室（單位）2實驗樓336所在部門實施時間2012年 9月10 日 — 2012 年9 月21日具體內(nèi)容第一周進行設(shè)計規(guī)范和具體設(shè)計方案的構(gòu)思，并以報告的形式寫出來。第二周進行相關(guān)模塊程序的編寫，仿真，綜合，以及后仿真?！笇?dǎo)教師（師傅）姓名劉正濤職務(wù)或職稱指導(dǎo)教師（師傅）對學生的評價學習態(tài)度□ 認真 □ 一般 □ 不認真學習紀律□ 全勤 □ 偶爾缺勤 □ 經(jīng)常缺勤實踐能力□ 很強 □ 一般 □ 較差指導(dǎo)教師（師傅）對學生專業(yè)知識或社會實踐能力等情況的意見指導(dǎo)教師（師傅）簽字 年 月 日