fpga課程設(shè)計(jì)---基于ram的十口8位計(jì)數(shù)器-資料下載頁
2025-01-16 05:01本頁面
【正文】 (mid_data))。 JSQ jsq(.add(add),.data(mid_data),.clk_1Hz(mid_clk_1Hz),.start(start),.c_out(dout))。 SMG smg(.clk_1MHz(mid_clk_1Hz),.data(dout),.data_g(data_g),.data_s(data_s),.data_b(data_b))。Endmodule頂層模塊激勵(lì)：module RAM_count_test。 reg reset,add,start,wr,rd。 reg clk_50MHz。 reg [3:0]wr_address,rd_address。 reg [7:0] din。 wire [6:0] data_g,data_s,data_b。 RAM_count ram( .reset(reset),.add(add),.start(start),.wr(wr),.rd(rd),.clk_50MHz(clk_50MHz), .wr_address(wr_address), .rd_address(rd_address),.din(din),.data_g(data_g),.data_s(data_s),.data_b(data_b))。 always 1 clk_50MHz=~clk_50MHz。 initial begin reset=1。start=1。din=1。wr=0。rd=1。 wr_address=439。d1。rd_address=439。d1。clk_50MHz=0。 add=1。 125 reset=0。 250 reset=1。 250 add=0。 250 add=1。 250 wr=0。rd=1。 10000 start=0。 250 wr=1。rd=0。 end endmodule 綜合及布局布線報(bào)告和引腳分布報(bào)告綜合圖：管腳分配圖：時(shí)鐘分配圖： 后仿真結(jié)果報(bào)告 硬件測(cè)試結(jié)果報(bào)告測(cè)試結(jié)果符合設(shè)計(jì)初衷，實(shí)現(xiàn)了將一個(gè)108的RAM變成十個(gè)8位的加法器，設(shè)置初始值為1~10，可以寫入和讀出數(shù)據(jù)進(jìn)行加法操作。 對(duì)結(jié)果和結(jié)論的問題討論實(shí)驗(yàn)結(jié)果基本上符合設(shè)計(jì)要求和初衷，主體功能可以很好的實(shí)現(xiàn)，但是在一些細(xì)節(jié)上沒有做到很好的規(guī)劃，比如在后仿真時(shí)出現(xiàn)了部分高阻狀態(tài)，后檢查發(fā)現(xiàn)是由于在RAM模塊中的復(fù)位有問題。經(jīng)過兩周的FPGA課程設(shè)計(jì)，使我對(duì)這門課程有了一個(gè)更加深刻地認(rèn)識(shí)和感受，更加深入的了解了自己在課程學(xué)習(xí)上的不足以及理論學(xué)習(xí)和實(shí)踐相互結(jié)合的重要性。在電路的設(shè)計(jì)初始時(shí)刻，我沒有按照設(shè)計(jì)電路時(shí)從上到下的設(shè)計(jì)方法，而是盲目的對(duì)電路的模塊進(jìn)行設(shè)計(jì)。結(jié)果在最后的設(shè)計(jì)綜合的時(shí)候，設(shè)計(jì)的各個(gè)模塊不能進(jìn)行順利的綜合和仿真。尤其是在數(shù)碼管和RAM模塊中出現(xiàn)了較大的問題，單個(gè)模塊測(cè)試時(shí)，都是正確的，但是綜合在一起時(shí)，就出現(xiàn)了問題。后來在老師和同學(xué)的幫助下，我發(fā)現(xiàn)原來是時(shí)鐘不匹配的問題。經(jīng)過一系列的修改，終于得到了正確的結(jié)果，在以后的電路設(shè)計(jì)和描述中，我會(huì)深刻吸取這次的教訓(xùn)。在后仿真時(shí)，進(jìn)行的非常順利。后來我總結(jié)出了良好的編碼習(xí)慣對(duì)于最后電路的綜合和差錯(cuò)都是有很大的影響，便于自己及時(shí)處理問題，做出改進(jìn)方案，這對(duì)于處理邏輯錯(cuò)誤非常有用，同時(shí)這也提醒我們?cè)敿?xì)的規(guī)范和電路之間邏輯關(guān)系的合理安排的重要性。除此之外，不同模塊之間的時(shí)序電路的合理協(xié)調(diào)，對(duì)于電路初始狀態(tài)的設(shè)定都是至關(guān)重要的。總的來說，這兩周的課程設(shè)計(jì)讓我受益匪淺，在以后的學(xué)習(xí)中我會(huì)吸取這次的經(jīng)驗(yàn)，幫助自己在以后的學(xué)習(xí)和生活中取得更大的進(jìn)步。《基于Verilog的FPGA設(shè)計(jì)基礎(chǔ)》杜慧敏、李宥謀、趙全良著 西安電子科技大出版社學(xué)《Verilog HDL數(shù)字設(shè)計(jì)與綜合》(第二版) [美] Samir Palnitkar 著 夏宇聞、胡燕祥 刁嵐松 等譯西安郵電學(xué)院系成績(jī)鑒定表學(xué)生姓名趙荷班級(jí)/學(xué)號(hào)電科0902/04092034進(jìn)行時(shí)間2012年 9 月 10 日 — 2012 年 9 月21 日成績(jī)鑒定學(xué)習(xí)內(nèi)容（20分）與教學(xué)任務(wù)計(jì)劃結(jié)合程度（10分）與專業(yè)培養(yǎng)結(jié)合程度（6分）其它（4分）接受單位評(píng)價(jià)（20分）實(shí)踐能力（10分）學(xué)習(xí)態(tài)度（6分）學(xué)習(xí)紀(jì)律（4分）報(bào)告鑒定（60分） 報(bào)告內(nèi)容與實(shí)踐過程緊密結(jié)合（15分）報(bào)告內(nèi)容與教學(xué)計(jì)劃內(nèi)容緊密結(jié)合（15分）報(bào)告質(zhì)量(主題、結(jié)構(gòu)、觀點(diǎn)、邏輯、資料、字?jǐn)?shù) 30分)評(píng)閱教師姓名劉正濤職稱成績(jī)?cè)u(píng)語 評(píng)閱教師簽字 年 月 日 西安郵電學(xué)院 系 過程考核表學(xué)生姓名趙荷班級(jí)/學(xué)號(hào)電科0902/04092034承擔(dān)任務(wù)實(shí)驗(yàn)室（單位）2實(shí)驗(yàn)樓336所在部門實(shí)施時(shí)間2012年 9月10 日 — 2012 年9 月21日具體內(nèi)容第一周進(jìn)行設(shè)計(jì)規(guī)范和具體設(shè)計(jì)方案的構(gòu)思，并以報(bào)告的形式寫出來。第二周進(jìn)行相關(guān)模塊程序的編寫，仿真，綜合，以及后仿真?！笇?dǎo)教師（師傅）姓名劉正濤職務(wù)或職稱指導(dǎo)教師（師傅）對(duì)學(xué)生的評(píng)價(jià)學(xué)習(xí)態(tài)度□ 認(rèn)真 □ 一般 □ 不認(rèn)真學(xué)習(xí)紀(jì)律□ 全勤 □ 偶爾缺勤 □ 經(jīng)常缺勤實(shí)踐能力□ 很強(qiáng) □ 一般 □ 較差指導(dǎo)教師（師傅）對(duì)學(xué)生專業(yè)知識(shí)或社會(huì)實(shí)踐能力等情況的意見指導(dǎo)教師（師傅）簽字 年 月 日
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