基于fpga的計(jì)數(shù)器的程序設(shè)計(jì)方案-資料下載頁(yè)
2025-05-06 00:19本頁(yè)面
【正文】 設(shè)計(jì)的再利用得到保證。目前的電子產(chǎn)品正向模塊化發(fā)展，所謂模塊化就是對(duì)以往設(shè)計(jì)成果進(jìn)行修改,組合和再利用,產(chǎn)生全新的或派生設(shè)計(jì),而自頂向下設(shè)計(jì)方法的功能描述可與芯片結(jié)構(gòu)無(wú)關(guān)。因此可以以一種IP的方式進(jìn)行存檔,以便將來(lái)的重新利用。第三,設(shè)計(jì)規(guī)模大大提高。簡(jiǎn)單的語(yǔ)言描述即可完成復(fù)雜的功能,而不需要手工繪圖。第四，芯片選擇更加靈活。設(shè)計(jì)師可在較短的時(shí)間內(nèi)采用各種結(jié)構(gòu)芯片來(lái)完成同一功能描述,從而在設(shè)計(jì)規(guī)模、速度、芯片價(jià)格及系統(tǒng)性能要求等方面進(jìn)行平衡,選擇最佳結(jié)果。library ieee。use 。use 。use 。use 。entity cntt isport(ena0,rst0:in std_logic。 clk1,clk2:in std_logic。 ledout:out std_logic_vector(27 downto 0)。 din: in std_logic_vector(7 downto 0)。end entity。architecture one of cntt isponent DVF port ( clk:in std_logic。 DD : in std_logic_vector(7 downto 0)。 fout: out std_logic。ponent t10_4port(clkk,rst,ena:in std_logic。 d:out std_logic_vector(15 downto 0))。end ponent。ponent reg16b port(load: in std_logic。 din : in std_logic_vector(15 downto 0)。dout: out std_logic_vector(15 downto 0))。end ponent。ponent led_controllerport(d:in std_logic_vector(3 downto 0)。 a:out std_logic_vector(6 downto 0))。end ponent。signal y:std_logic。signal b,h:std_logic_vector(15 downto 0)。signal leds:std_logic_vector(27 downto 0)。beginu1: DVF port map(clk=clk1,DD=din,fout=y)。u2: t10_4 port map(clkk=y,rst=rst0, ena=ena0, d=b)。u3: reg16b port map(load=clk2,din=b(15 downto 0),dout=h(15 downto 0))。u4:led_controller port map(d=h(3 downto 0),a=leds(6 downto 0))。u5: led_controller port map(d=h(7 downto 4),a=leds(13 downto 7))。u6: led_controller port map(d=h(11 downto 8),a=leds(20 downto 14))。u7: led_controller port map(d=h(15 downto 12),a=leds(27 downto 21))。ledout=leds。end。圖8 總程序仿真波形 總 結(jié)為期一周的課程設(shè)計(jì)結(jié)束啦，在整個(gè)計(jì)數(shù)器的設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，學(xué)會(huì)了不少新的知識(shí)，同時(shí)也將所學(xué)的語(yǔ)言有了進(jìn)一步的深刻理解，現(xiàn)在在這里談一下自己的心得體會(huì)。作為一個(gè)電子信息類(lèi)專(zhuān)業(yè)的學(xué)生，F(xiàn)PGA是我們重要的課程，是我們將來(lái)從事電子設(shè)計(jì)的有力工具。通過(guò)對(duì)該課程的學(xué)習(xí)，我們對(duì)電子設(shè)計(jì)自動(dòng)化有了更進(jìn)一步的理解；通過(guò)對(duì)數(shù)字濾波器的設(shè)計(jì)，我們也了解了計(jì)數(shù)器的基本結(jié)構(gòu)和基本特性，而且更加牢固地掌握了相關(guān)的理論知識(shí)，同時(shí)也提高了自己的動(dòng)手實(shí)踐能力。這次課程設(shè)計(jì)，很重要的一部分就是quartus2的運(yùn)用，為此學(xué)習(xí)了程序的基本操作，對(duì)于一般的設(shè)計(jì)、編譯、仿真能夠熟練掌握。這次課程設(shè)計(jì)終于順利完成了，在設(shè)計(jì)中遇到了很多專(zhuān)業(yè)知識(shí)問(wèn)題，最后在同學(xué)的幫助以及自己的努力下，最終迎刃而解，同時(shí)，我也學(xué)到了很多實(shí)用的知識(shí)。 參考文獻(xiàn)[1]褚振勇. FPGA設(shè)計(jì)及應(yīng)用（第三版）[M].,4[2][M].北京：,1[3]（第一版）[M]，北京：清華大學(xué)出版社，2005[4](第一版)[M]北京：電子工業(yè)出版社，2003年[5](第二版)[M]，北京：科學(xué)出版社，2005年[6][J],電氣電子教學(xué)學(xué)報(bào)，2006年第四期[7][J]，實(shí)驗(yàn)科學(xué)與技術(shù)，2005年第一期[8][M]．北京：科學(xué)出版社，2005 [9]王金明．?dāng)?shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL [M]．北京：電子工業(yè)出版社，2009附 錄
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