【正文】 I 中卻有一些很小的毛刺，這經(jīng)過分析只能將原因歸結(jié)于沒有完全會使用 Quartus II，或是 Quartus II 波形仿真跟 Modelsim 本身就存在差距。 正弦波設(shè)計(jì)27正弦波是頻率成分最為單一的一種信號，因這種信號的波形是數(shù)學(xué)上的正弦曲線而得名。該波形設(shè)計(jì)相比其他波形比較復(fù)雜，其實(shí)現(xiàn)方法：首先設(shè)計(jì)一個 ROM 用來存放正弦函數(shù)的幅度數(shù)據(jù)；用一個計(jì)數(shù)器來指定 ROM 地址（相位）的增加，輸出相應(yīng)的幅度值。這樣在連續(xù)的時間內(nèi)顯示的就是一個完整的正弦波形。根據(jù)上述查找的思想，可以設(shè)計(jì)出軟件，但是正弦函數(shù)的幅度數(shù)據(jù)需要自己去設(shè)定，設(shè)定方法是通過 MATLAB 軟件，進(jìn)行編程得到 128 位深度的值。在 MATLAB 里面輸入代碼為：y=ceil(128*sin(0:pi*2/127:2*pi))+127，也就是128 個點(diǎn)的數(shù)組，簡單得解析一下上述命令：ceil 是產(chǎn)生數(shù)組的函數(shù)，因?yàn)檎液瘮?shù)范圍是 0 到 1 范圍之內(nèi)的，因此要乘以 128 才能使其在~127 到+128 之內(nèi)，又因?yàn)?FPGA 無法產(chǎn)生負(fù)數(shù)，所以得加上 127 的偏置。0:pi*2/127:2*pi 是指從0 到 范圍內(nèi)依次取 127 個點(diǎn)，步進(jìn)值是 。根據(jù)查表思想，以及 MATLAB 產(chǎn)生的 128 個數(shù)組，設(shè)計(jì)出軟件流程圖如圖 320 所示。圖 320 正弦波軟件流程圖根據(jù)圖 320 所示軟件流程圖設(shè)計(jì)出正弦波模塊的模塊框圖，如圖 321 所示。28圖 321 正弦波模塊原理圖 從圖 321 中來分析該模塊的輸入輸出模塊以及引腳定義：? 模塊的輸入變量是：外部基準(zhǔn)時鐘 sysclk，模塊復(fù)位輸入 reset，分頻系數(shù)輸入 div。輸出時鐘波形時鐘輸出 Qout_sin；? 復(fù)位輸入 reset 低電平時，時鐘模塊復(fù)位，系統(tǒng)不運(yùn)作；? 分頻系數(shù) div 決定波形時鐘，其分頻計(jì)算公式是：，比如說 div 值為 1，則輸出時鐘是系1div??系 統(tǒng) 時 鐘 頻 率輸 出 時 鐘 頻 率統(tǒng)時鐘的二分之一；? Qout_sin 是正弦波模塊的波形輸出。 根據(jù)軟件流程圖以及模塊框圖中輸入輸出引腳定義，使用 Verilog 語言設(shè)計(jì)了以下核心代碼（其中由于篇幅過長，講 128 點(diǎn)賦值去了）：reg [7:0] tmp_sin=0。always @(posedge clk_out or negedge rest) beginif(!rest) begintmp_sin = 0。Qout_sin = 0。 endelse begincase(tmp_sin) ……….. //128 點(diǎn)，賦值endcase tmp_sin = tmp_sin + 1。if(tmp_sin == 127) begintmp_sin = 0。Qout_sin = 128。endendend設(shè)計(jì)測試文件，將 div 設(shè)置為 1 即為 2 分頻，sysclk 設(shè)置周期為 20ns。通過 Modelsim 仿真得到圖 322 波形：29圖 322 正弦波波形仿真從上圖可以看出，通過該模塊設(shè)計(jì)能夠產(chǎn)生正弦數(shù)字信號，二分頻時其周期是輸入時鐘的 256 倍，是輸出時鐘的 128。為了進(jìn)一步驗(yàn)證波形仿真結(jié)果，使用 Quartus II 進(jìn)行軟件仿真，得到結(jié)果如圖 323 所示結(jié)果。圖 323 正弦波波形仿真圖 322 和圖 323 所示波形顯示出該正弦波模塊能夠產(chǎn)生正弦波，其中專業(yè)的波形仿真軟件 Modelsim 中顯示的正弦波平滑得多，也沒有個別毛刺。而Quartus II 軟件仿真出來的結(jié)果卻又明顯的毛刺，可能是因?yàn)?Quartus II 仿真軟件的問題，或者自己設(shè)置引起的。 階梯波設(shè)計(jì)所謂的階梯波形就是指像臺階那樣，一級又一級，逐漸增大直到到達(dá)最大臺階，然后轉(zhuǎn)變?yōu)樽畹团_階，再重復(fù)循環(huán)出現(xiàn)的波形。根據(jù)模塊需求設(shè)計(jì)出模塊流程圖如圖 324 所示.30圖 324 軟件流程圖根據(jù)圖 324 所示軟件流程圖設(shè)計(jì)出正弦波模塊的模塊框圖，如圖 325 所示。圖 325 階梯波形原理圖 從圖 325 中來分析該模塊的輸入輸出模塊以及引腳定義：? 模塊的輸入變量是：外部基準(zhǔn)時鐘 sysclk，模塊復(fù)位輸入 reset，分頻系數(shù)輸入 div。輸出時鐘波形時鐘輸出 Qout_lad；? 復(fù)位輸入 reset 低電平時，時鐘模塊復(fù)位，系統(tǒng)不運(yùn)作；? 分頻系數(shù) div 決定波形時鐘，其分頻計(jì)算公式是：，比如說 div 值為 1，則輸出時鐘是系1div??系 統(tǒng) 時 鐘 頻 率輸 出 時 鐘 頻 率統(tǒng)時鐘的二分之一；? Qout_lad 是正弦波模塊的波形輸出。根據(jù)該原理圖以及上述各部分說明，用 verilog 語言設(shè)計(jì)出階梯波核心程序：reg [7:0] tmp_lad。always @(posedge clk_out or negedge rest) beginif(!rest) begintmp_lad = 0。Qout_lad = 0。endelse begincase(tmp_lad)839。d0: Qout_lad = 0。 839。d16: Qout_lad = 16。839。d32: Qout_lad = 32。 839。d48: Qout_lad = 48。839。d64: Qout_lad = 64。 839。d80: Qout_lad = 80。839。d96: Qout_lad = 96。 839。d112: Qout_lad = 112。839。d128: Qout_lad = 128。 839。d144: Qout_lad = 144。839。d160: Qout_lad = 839。d176: Qout_lad = 176。839。d192: Qout_lad = 192。 839。d208: Qout_lad = 208。31839。d224: Qout_lad = 224。 839。d240: Qout_lad = 240。839。d255:beginQout_lad = 255。tmp_lad = 0。endendcasetmp_lad = tmp_lad + 1。endend 從上述代碼可以看出階梯值是 16，每 16 個周期步進(jìn)一格，從 0 開始直到255，再變?yōu)?0，這樣不斷循環(huán)。 設(shè)計(jì)測試文件，將 div 設(shè)置為 1 即為 2 分頻， sysclk 設(shè)置周期為 20ns。通過 Modelsim 仿真得到圖 326 波形：圖 326 階梯波形仿真圖從上圖可以看出，通過該模塊設(shè)計(jì)能夠產(chǎn)生階梯波形數(shù)字信號，每過 16 個周期波形，階梯遞增一個臺階，知道最高臺階之后又重新恢復(fù)到最低臺階，這樣循環(huán)往復(fù)，成為階梯波行的周期信號。為了進(jìn)一步驗(yàn)證階梯波形仿真圖，使用 Quartus II 軟件進(jìn)行軟件仿真，得到波形仿真結(jié)果如圖 327 所示。圖 327 階梯波形仿真圖 從圖 326 和圖 327 所得的結(jié)果可以看出，設(shè)計(jì)的階梯波形模塊能夠正常地產(chǎn)生階梯波形，但是在 Modelsim 中明顯很光滑，完全跟預(yù)期的一樣，而用Quartus II 軟件得到的仿真結(jié)果在中間的時刻會突然出現(xiàn)很大的尖峰毛刺，可能32是由于 Quartus II 仿真的問題。4 系統(tǒng)軟硬件聯(lián)合調(diào)試經(jīng)過前兩章的介紹，將系統(tǒng)軟硬件的總體結(jié)構(gòu)原理圖以及各個子模塊的原理圖都詳細(xì)介紹了一下。目前各個模塊的設(shè)計(jì)以及仿真結(jié)果驗(yàn)證正確，下一步就是要將所有子系統(tǒng)模塊聯(lián)合起來建立成多波形發(fā)生器系統(tǒng)。以下介紹多波形發(fā)生系統(tǒng)的聯(lián)合調(diào)試結(jié)構(gòu)以及調(diào)試結(jié)果。 系統(tǒng)整體模塊結(jié)構(gòu)圖1) 系統(tǒng)整個結(jié)構(gòu)圖包含 2 個部分：時鐘調(diào)制模塊，波形產(chǎn)生模塊。其中時鐘調(diào)制模塊是用來將輸入時鐘進(jìn)行分頻配置，輸出系統(tǒng)需要的時鐘信號，波形產(chǎn)生模塊用來產(chǎn)生多種波形信號。結(jié)構(gòu)原理圖如圖 41 所示。圖 41 系統(tǒng)整體結(jié)構(gòu)圖2) 波形產(chǎn)生模塊包含了 6 個部分：增斜波模塊，減斜波模塊，方波模塊，三角波模塊，正弦波模塊，階梯波模塊。其中增斜波模塊是用來產(chǎn)生增斜波波形，減斜波模塊是用來產(chǎn)生減斜波波形，方波模塊產(chǎn)生方波波形，三角波模塊用來產(chǎn)生三角波波形，正弦波模塊產(chǎn)生正弦波信號，階梯波模塊產(chǎn)生階梯波形。其結(jié)構(gòu)圖如圖 42 所示。33圖 42 波形產(chǎn)生器結(jié)構(gòu)圖 系統(tǒng)仿真輸出圖將系統(tǒng)整體模塊設(shè)計(jì)出來以后，用 Verilog 語言進(jìn)行編程，編譯出整個系統(tǒng)的軟件體系。軟件編譯通過，利用 Quartus II 軟件或者 ISE 對其進(jìn)行綜合，綜合成功之后就要做波形仿真，觀察波形。因?yàn)?Modelsim 擁有觀察模擬輸出的功能，所以選擇該軟件進(jìn)行波形仿真，其結(jié)果如圖 43 所示圖 43從上圖可以看出增斜波，減斜波的周期比較大，但是分辨率高，三角波形的周期跟方波的是一樣的，正弦波取值一個周期點(diǎn)數(shù)是 128 點(diǎn)分辨率還是相當(dāng)可以的，至于階梯波形，可以明顯的看到階梯現(xiàn)象。34結(jié)論 利用 FPGA 產(chǎn)生波形，其原理簡單，但是實(shí)現(xiàn)起來也并非看起來那么容易，里面牽扯到很多知識。比如說：FPGA 開發(fā)軟件 Quartus II 以及 ISE 的學(xué)習(xí)與應(yīng)用，目前最流行的第三方波形仿真軟件 Modelsim 的學(xué)習(xí)與使用。Verilog 語言語法學(xué)習(xí)，其雖然在語法表達(dá)上有點(diǎn)像 C 語言但是作為一種硬件描述語言還是跟 C 語言有很大差別的，比如 C 語言有乘法和除法，但是 Verilog 語言卻沒有，因此在很多時候，雖然邏輯和波形都是對的，但是綜合起來多出現(xiàn)錯誤，布線啥的都不成功。另外就是測試激勵文件的編寫，雖然簡單，但是在系統(tǒng)設(shè)計(jì)的過程中還是非常有必要的，特別是能夠利用測試激勵進(jìn)行仿真，這樣比直接加載波形進(jìn)行人工仿真要好的多，在 ALTERA 公司開發(fā)的 DSP Builder 中可以自動生成測試激勵，當(dāng)然 Xilinx 公司開發(fā) System Generate 軟件中也有相似的功能，給 FPGA 開發(fā)帶來了很大的方便。本系統(tǒng)是利用 FPGA 產(chǎn)生多種波形，方波、增斜波，減斜波，三角波，階梯波，正弦波。這些波形能夠通過通過同一個基準(zhǔn)時鐘產(chǎn)生，而且通過時鐘分頻模塊達(dá)到了頻率可調(diào)的目的。利用業(yè)界最好的仿真軟件 Modelsim，進(jìn)行仿真，可以明顯看到可靠結(jié)論，每種波形輸出準(zhǔn)確，精度高。文中所用的系統(tǒng)結(jié)構(gòu)圖，都是利用 FPGA 開發(fā)軟件生成 Symbol，然后利用原理圖輸入的方式畫出來的，通過這種方式，可以將每個模塊都已一種硬件的模塊展示在讀者面前，這樣使得整個系統(tǒng)設(shè)計(jì)簡單明了，容易理解。在軟件選型上面，還是破費(fèi)周折。由于業(yè)界兩大 FPGA 廠商的軟件產(chǎn)品QuartusII 和 ISE 都很好，由于同學(xué)介紹還是選擇了 Quartus II 軟件做布線綜合以及波形仿真驗(yàn)證，又使用第三方軟件 Modelsim 進(jìn)行仿真再驗(yàn)證。兩者均能產(chǎn)生想要的波形，但是也是有差別的。專業(yè)的仿真軟件 Modelsim 中顯示的結(jié)果很平滑，效果很好，而在 Quartus II 中就不那么好了，這樣可以看出 Quartus II 的波形仿真在軟件上就不如 Modelsim 專業(yè)，在用法的簡單性方面也遠(yuǎn)不如。雖然該系統(tǒng)可以產(chǎn)生不同頻率的多種波形，但是不能控制波形相位，而且在速度上面還不太理想，需要進(jìn)一步改進(jìn)。最好就是使用 DDS 原理，進(jìn)行設(shè)計(jì)，以達(dá)到最佳的效果。該系統(tǒng)在仿真上可以達(dá)到各種波形發(fā)生的效果，但是沒有使用具體的硬件資源進(jìn)行調(diào)試，造成了本設(shè)計(jì)的遺憾，可以推薦使用 8 位的D/A 數(shù)模轉(zhuǎn)化器接在輸出端，利用示波器觀察各波形。本系統(tǒng)設(shè)計(jì)簡單明了，而且能夠產(chǎn)生多種波形，以及頻率可調(diào)，但是還有有不足之處，比如說不可能把頻率做得太高，因?yàn)橛玫氖?D/A 數(shù)模轉(zhuǎn)化模塊，其速度在很大程度上取決于系統(tǒng)時鐘以及數(shù)模轉(zhuǎn)化速度。但是在靈活性，多樣35性方面有著明顯的優(yōu)勢。相信該多功能函數(shù)發(fā)生器只是個雛形，不可能走向大眾化的。因?yàn)槟壳笆袌錾系母鱾€廠家的函數(shù)發(fā)生器其波形的發(fā)生頻率很高，比如說學(xué)校最常見的RIGOL 函數(shù)發(fā)生器發(fā)生頻率可以達(dá)到正弦波信號可以達(dá)到 20MHz，根據(jù)該系統(tǒng)正弦設(shè)計(jì)，一個周期有 128 個點(diǎn)，也就是說每運(yùn)行 128 下才能產(chǎn)生一個周期的正弦波，要達(dá)到 20M 頻率就得讓 FPGA 的時鐘頻率為 20M*128 = 2,560MHz也就是 ，這是不可能達(dá)到的，對于目前低成本的 FPGA 來說，時鐘頻率高一點(diǎn)是 100M，低一點(diǎn)的是 50M，就算在 FPGA 內(nèi)部倍頻上去也不可能達(dá)到1G，而且 的模數(shù)轉(zhuǎn)化器也是不會有的。但是該設(shè)計(jì)有一個好處就是能夠隨心所遇產(chǎn)生各種波形，甚至是任意信號。舉個例子來說，可以產(chǎn)生將一階斜波與二階斜波疊加起來的波形。通過這種方法，就能根據(jù)用戶系統(tǒng)的需求，進(jìn)行電路定制，產(chǎn)生所需要的波形。36致 謝 本論文是在我的導(dǎo)師薛延霞教授的親切關(guān)懷和悉心指導(dǎo)下完成的。她嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵著我。從課題的選擇到項(xiàng)目的最終完成她都始終給予我細(xì)心的指導(dǎo)和不懈的支持。薛教授不僅在學(xué)業(yè)上給了我精心的指導(dǎo)，同時還在思想、生活上給我以無微不至的關(guān)懷，在此謹(jǐn)向薛老師致以誠摯的謝意和崇高的敬意。 同時感謝我的室友們，從遙遠(yuǎn)的家來到這個陌生的城市里，是你們和我共同維系著彼此之間姐妹般的感情，維系著寢室那份家的融洽。在論文即將完成之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請