多功能信號(hào)發(fā)生器的設(shè)計(jì)畢業(yè)設(shè)計(jì)-資料下載頁(yè)
2025-06-24 14:44本頁(yè)面
【正文】 li。architecture behav of li isponent fenpin is port(d_mode:in std_logic_vector(3 downto 0)。 clk:in std_logic。 d_out:out std_logic)。end ponent fenpin。ponent square is port(clk,clr:in std_logic。 q:out integer range 0 to 255)。 end ponent square。ponent delta is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end ponent delta。ponent sin is port(clk,clr:in std_logic。 d:out integer range 0 to 255)。end ponent sin。ponent ladder is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。end ponent ladder。ponent select4_1 is port(sel:in std_logic_vector(1 downto 0)。 d0,d1,d2,d3:in std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。end ponent select4_1。signal square :std_logic。signal delta :std_logic。signal sin :std_logic。17signal ladder :std_logic。signal d0 :std_logic_vector(7 downto 0)。signal d1 :std_logic_vector(7 downto 0)。signal d2 :std_logic_vector(7 downto 0)。signal d3 :std_logic_vector(7 downto 0)。beginwen1: fenpin port map(d_mode=d_mode,clk=clk, d_out=square,d_out= delta, d_out= sin, d_out= ladder)。wen2: square port map(clr=resel,clk= square, q= d0)。wen3: delta port map(resel =resel,clk= delta, q= d1)。wen4: sin port map(clr=resel,clk= sin, q= d2)。wen5: ladder port map(resel =resel,clk= ladder, q= d3)。wen6: select4_1 port map(sel = sel, d0= d0, d1= d1, d2= d2,d3=d3,q=q)。end behav。 生成整體 RTL：新建一工程，加載上述模塊，利用頂層模塊法生成整體多波形信號(hào)發(fā)生器。整體 RTL 圖如圖 13所示：圖 13 整體多波形信號(hào)發(fā)生器 RTL 圖18 整體仿真圖整體多波形信號(hào)發(fā)生器仿真如圖 14 所示：圖 14 整體多波形信號(hào)發(fā)生器仿真圖其中，d_mode【3..0】為數(shù)控分頻輸入端，接四個(gè)開關(guān)用來產(chǎn)生預(yù)制分頻數(shù)，分頻后得到不同頻率的脈沖，sel【1..0】為數(shù)據(jù)選擇器的選擇輸入端，接兩個(gè)開關(guān)，輸入不同數(shù)據(jù)，選擇四種波形中的一種輸出，clk 是原始脈沖輸入端，reset 為復(fù)位端，接一按鍵，按下時(shí)產(chǎn)生復(fù)位，回到初始狀態(tài)；q【7..0】是數(shù)據(jù)選擇器的輸出端，輸出被選中的波形送至 DA 轉(zhuǎn)換器。195 小結(jié)及體會(huì)通過這次課程設(shè)計(jì)，我全面熟悉、掌握 VHDL 語(yǔ)言的基本知識(shí)，掌握利用 VHDL 語(yǔ)言對(duì)信號(hào)發(fā)生器的編程和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來，熟悉編制和調(diào)試程序的技巧，掌握分析結(jié)果的若干有效方法，進(jìn)一步提高動(dòng)手能力，培養(yǎng)使用設(shè)計(jì)綜合電路的能力，養(yǎng)成提供文檔資料的習(xí)慣和規(guī)范編程的思想。同時(shí)通過此次實(shí)驗(yàn)，使我對(duì) Quartus II 軟件的使用有了更深刻的了解。在設(shè)計(jì)的過程中，也遇到了很多問題，在同學(xué)和指導(dǎo)老師的幫助下，都一一得到了解決。從選題到定稿，從了解到熟悉，用了大概一個(gè)星期的時(shí)間，在這段時(shí)間內(nèi)，苦惱、思考、喜悅、收獲，感受頗多。當(dāng)然此次設(shè)計(jì)也體現(xiàn)出我平時(shí)學(xué)習(xí)中有許多不足和欠缺之處，此后需通過學(xué)習(xí)來查漏補(bǔ)缺。206 參考文獻(xiàn)[1]李翠華. 信號(hào)發(fā)生器的設(shè)計(jì)[J]. 科技廣場(chǎng), 2022[2]申彥春, 王歡, 梁延貴. 基于 FPGA 的信號(hào)發(fā)生器的設(shè)計(jì)[J]. 唐山學(xué)院學(xué)報(bào), 2022[3]劉皖, 何道軍, 譚明. FPGA 設(shè)計(jì)與應(yīng)用[M]. 北京清華大學(xué)出版社, 2022[4]趙雅興. FPGA 原理設(shè)計(jì)與應(yīng)用[M]. 天津大學(xué)出版社, 1999[5]余勇, FPGA 的 DDS 正弦信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子器件, 2022[6]田耘,徐文波. Xilinx FPGA 開發(fā)實(shí)用教程[M]. 北京: 清華大學(xué)出版社, 202
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1