數(shù)字濾波器設(shè)計(jì)畢業(yè)論文-資料下載頁
2025-06-19 23:31本頁面
【正文】 聯(lián)合仿真及結(jié)果分析在simulink中進(jìn)行的mdl文件仿真屬于系統(tǒng)功能驗(yàn)證性質(zhì)，而對VHDL驗(yàn)證是RTL級的，是屬于硬件的驗(yàn)證。用Quartus II 進(jìn)行時(shí)序仿真。這里采用的矢量激勵(lì)源是文本矢量文件*.vec，方便數(shù)據(jù)輸入。而另一種常用矢量激勵(lì)文件為*.vwf，波形矢量文件難以勝任復(fù)雜的數(shù)據(jù)輸入[8]。因此這里提出的具有強(qiáng)大數(shù)據(jù)分析功能的MATLAB與QuartusII聯(lián)合仿真算法。，共100個(gè)，并且負(fù)數(shù)以補(bǔ)碼的形式表示。*.vec 文件部分代碼如下：START 0 。//仿真起始時(shí)間，單位nsSTOP 12500000 。//結(jié)束時(shí)間INTERVAL 125000 。//時(shí)鐘信號周期inputs Input[12..0]。pattern 1958 1696 ...... 1297 102。//matlab 產(chǎn)生的輸入數(shù)據(jù)（12Bit 量化結(jié)果）將Quartus II的Simulator Settings Wizard 指向*.vec，進(jìn)行Timing Simulation 仿真。圖2 DSP Builder 的算法模型結(jié)果如圖3所示，由于圖3不便于觀察，因此采用MATLAB讀取仿真輸出數(shù)據(jù)，用MATLAB畫出輸出波形。將仿真結(jié)果另，便于MATLAB讀取數(shù)據(jù)。其中*.tbl文件形式如下： 0 1C7A = CFD//大于號左邊表示輸出時(shí)間，大于號右面表示時(shí)鐘信號值，等號左面表示輸入信號值，右面為輸出函數(shù)值，為十六進(jìn)制。根據(jù)數(shù)據(jù)結(jié)構(gòu)特點(diǎn)，采用如下代碼讀取數(shù)據(jù)b = find(data == 39。=39。)。 %找出“=”下標(biāo)num = length(b)。 %取得“=”個(gè)數(shù)j = 0。for i = 1:numj = j+1。d(j,1)=data(b(i)+1)。%取出幅度值為十六進(jìn)制d(j,2) = data(b(i)+2)。d(j,3) = data(b(i)+3)。enddd = hex2dec(d)。for i = 1:size(d,1) %補(bǔ)碼if(dd(i)2048)dd(i)=dd(i)4096。End經(jīng)MATLAB讀出數(shù)據(jù)后得到的圖形如圖4所示，圖4(a)為Input波形，圖4(b)為輸出Y1波形，橫坐標(biāo)為點(diǎn)數(shù)。由于圖4(b)是經(jīng)過AD采樣后，進(jìn)行一定位數(shù)的位移使之轉(zhuǎn)化為整數(shù)。仿真結(jié)果分析表明該設(shè)計(jì)可行，達(dá)到預(yù)期目標(biāo)。采樣點(diǎn)數(shù)(a) 輸入信號采樣點(diǎn)數(shù)(b)濾波后信號圖4 MATLAB讀出數(shù)據(jù)所得圖形5 結(jié)語IIR數(shù)字濾波器良好的幅頻特性使其廣泛應(yīng)用于實(shí)時(shí)、高速場合,設(shè)計(jì)出穩(wěn)定可靠的高速IIR濾波器有著顯而易見的意義。本文以FPGA為載體、以二階IIR數(shù)字濾波器的設(shè)計(jì)為例提出一種快捷設(shè)計(jì)高速IIR數(shù)字濾波器的方法,并在理論上對所設(shè)計(jì)的濾波器穩(wěn)定性進(jìn)行了分析。首先在Matlab中利用專用的數(shù)字濾波器設(shè)計(jì)分析工具FDATool設(shè)計(jì)出符合要求的濾波器,得到濾波器的傳輸函數(shù),然后采用取整的方法,對傳輸函數(shù)系數(shù)量化處理,以充分發(fā)揮FPGA的高速性能,最后使用Verilog硬件描述語言編程實(shí)現(xiàn)IIR濾波器。仿真表明,該設(shè)計(jì)方法快捷、高效,能在一個(gè)時(shí)鐘周期內(nèi)完成濾波處理,設(shè)計(jì)的濾波器能應(yīng)用于高速場合。根據(jù)該方法設(shè)計(jì)的CVSD語音編解碼系統(tǒng)中的主積分器,經(jīng)過測試,性能滿足要求。本文的主要工作在于綜合利用Matlab、QuartusII和Ver2ilog語言,進(jìn)行電子自動化設(shè)計(jì)數(shù)字濾波器,并在理論上討論了數(shù)字濾波器量化后穩(wěn)定性問題,該方法結(jié)合IIR的優(yōu)點(diǎn)和FPGA的實(shí)時(shí)性,收斂速度快、跟蹤能力強(qiáng)、穩(wěn)態(tài)誤差小的特點(diǎn)。仿真可得本文所提算法與EWRLS算法和VFFRLS算法的學(xué)習(xí)曲線比較結(jié)果如圖5所示。從圖5中可以看出,本文所提出的改進(jìn)RLS算法比EWRLS算法和VFFRLS算法具有更快的收斂速度和跟蹤速度。對于本文所提出的算法,在初始階段或者系統(tǒng)參數(shù)發(fā)生變化時(shí),由于誤差e ( n) 比較大,根據(jù)( 7) 式可知,λ( n) =λm in ,由于λ( n)值比較小,算法就可以快速收斂和跟蹤系統(tǒng)。而在系統(tǒng)穩(wěn)定不變的時(shí)候,由于誤差比較小,結(jié)合( 5)式和(7)式可知,λ( n) 值比較大,這樣就可以達(dá)到很小的穩(wěn)態(tài)誤差。綜上所述,該改進(jìn)的RLS算法不僅具有快速收斂和快速跟蹤能力,而且穩(wěn)態(tài)誤差也很小。通過聯(lián)合仿真可以得出，用戶甚至在完全不懂VHDL 語言情況下，一樣可以設(shè)計(jì)出硬件系統(tǒng)。利用DSP Builder設(shè)計(jì)濾波器的方法較傳統(tǒng)FPGA設(shè)計(jì)效率高；并真正實(shí)現(xiàn)了自上而下的設(shè)計(jì)。這里提出的Quartus II與MATLAB聯(lián)合仿真，提高了FPGA設(shè)計(jì)效率、增強(qiáng)了Quartus II仿真功能；同時(shí)設(shè)計(jì)思路具有較好的工程應(yīng)用價(jià)值。在穩(wěn)態(tài)系統(tǒng)中,固定遺忘因子的RLS算法具有收斂速度快和穩(wěn)態(tài)誤差小的優(yōu)點(diǎn),因而得到了廣泛地應(yīng)用。但是,實(shí)際中的系統(tǒng)多為時(shí)變系統(tǒng),而固定遺忘因子的RLS算法對時(shí)變系統(tǒng)的跟蹤速度和穩(wěn)態(tài)誤差是一對矛盾,解決這個(gè)問題的方法之一是采用可變遺忘因子的RLS算法。另外,當(dāng)算法迭代多次以后,卡爾曼增益向量趨于零,這使得權(quán)值不再變化,從而RLS算法失去跟蹤時(shí)變系統(tǒng)的能力,解決這個(gè)問題的方法之一是修正輸入信號自相關(guān)矩陣的逆矩陣的更新方程。本文把這兩種改進(jìn)方法結(jié)合起來,提出了改進(jìn)的RLS算法。在MATLAB仿真平臺下,本文對改進(jìn)的RLS算法進(jìn)行了仿真。從上面的仿真結(jié)果以及分析中,可以看到改進(jìn)的RLS算法,與EWRLS算法和VFFRLS算法相比,具有更快的收斂速度和跟蹤速度,并且穩(wěn)態(tài)誤差也很小。該改進(jìn)的RLS算法在時(shí)變系統(tǒng)中具有一定的實(shí)用性。6 總結(jié) 通過本次實(shí)驗(yàn)，我了解了FPGA的IIR數(shù)字濾波器的設(shè)計(jì)與仿真,綜合利用Matlab、QuartusII和Ver2ilog語言,19
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