25ghzpll鎖定檢測(cè)電路分析實(shí)現(xiàn)電子信息科學(xué)與技術(shù)畢業(yè)論文-資料下載頁
2025-06-19 13:52本頁面
【正文】 各個(gè)信號(hào)的含義。注意哪些模塊使用的是外部復(fù)位信號(hào)，那些模塊使用的是內(nèi)部復(fù)位信號(hào)。鎖定檢測(cè)電路整體電路的VerilogHDL 語言描述見附錄。 鎖定檢測(cè)電路VerilogHDL 下仿真時(shí)序 以下為鎖定檢測(cè)電路的仿真時(shí)序，當(dāng)參考時(shí)鐘和反饋時(shí)鐘能過達(dá)到鎖定時(shí)，輸出端的時(shí)序在計(jì)數(shù)器的高位達(dá)到1后，在q37n的上升沿觸發(fā)，輸出nor18的值，當(dāng)鎖定達(dá)到時(shí)，如圖71：圖71鎖定檢測(cè)達(dá)到鎖定的時(shí)序圖當(dāng)參考時(shí)鐘和反饋時(shí)鐘不能達(dá)到鎖定時(shí)，輸出端的波形在整個(gè)檢測(cè)過程中都保持低電平，如圖72： 圖72鎖定檢測(cè)未達(dá)到鎖定的時(shí)8 結(jié)論 Hz PLL鎖定檢測(cè)電路的分析實(shí)現(xiàn)，是在完成1553個(gè)晶體管組成的鎖定檢測(cè)電路的反向提取的基礎(chǔ)上，在重新設(shè)計(jì)過程中，除了對(duì)晶體管參數(shù)的調(diào)整，對(duì)電路的邏輯功能也做了一定的修改。鎖定檢測(cè)的功能是實(shí)現(xiàn)檢測(cè)鎖相環(huán)是否達(dá)到了鎖定。鎖定檢測(cè)采用對(duì)參考時(shí)鐘和反饋時(shí)鐘進(jìn)行計(jì)數(shù)操作，若在相同的時(shí)間內(nèi)，兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值相同，則表明鎖相環(huán)達(dá)到了鎖定狀態(tài)，此時(shí)鎖定檢測(cè)的輸出為高電平，否則，表明鎖相環(huán)沒有達(dá)到鎖定，鎖定檢測(cè)的輸出始終為低電瓶。采用本文所設(shè)計(jì)的鎖定檢測(cè)電路，由于檢測(cè)電路的計(jì)數(shù)器采用的是18位的異步計(jì)數(shù)器，檢測(cè)的精度進(jìn)一步提高，能夠檢測(cè)出反饋時(shí)鐘相對(duì)于參考時(shí)鐘的微小變化。采用這樣的鎖定檢測(cè)電路可以檢測(cè)高速的鎖相環(huán)是否達(dá)到鎖定，這在現(xiàn)代的電子系統(tǒng)中是非常重要的。本文所重新設(shè)計(jì)的鎖定檢測(cè)電路，采用在HSPICE下仿真，需要很長(zhǎng)的仿真時(shí)間，要完全仿真不太現(xiàn)實(shí)，故只能采用9位的計(jì)數(shù)器來測(cè)試鎖定檢測(cè)的功能是否正確，經(jīng)過5個(gè)小時(shí)的仿真，得到的仿真結(jié)果滿足要求。致 謝 首先要感謝蔣林老師，是他在整個(gè)畢業(yè)設(shè)計(jì)過程中給我提供了畢業(yè)設(shè)計(jì)所需要的資料，幫助解答畢業(yè)設(shè)計(jì)中遇到的問題。其次要感謝電科實(shí)驗(yàn)室的邢老師和張老師們，是他們畢業(yè)設(shè)計(jì)中為我準(zhǔn)備好了畢業(yè)設(shè)計(jì)的工作環(huán)境，在翻譯版圖的整個(gè)過程中給予了我指導(dǎo)，再次是要感謝和我一起做畢業(yè)設(shè)計(jì)的同學(xué)們，正是有了他們，我們才在遇到問題時(shí)，相互鼓勵(lì)，最終解決了問題，圓滿地完成了畢業(yè)設(shè)計(jì)的各項(xiàng)工作。參考文獻(xiàn)[1] ,230232[2] Ann Arbor. CMOS PLL Based on an Interpolative Oscillator. IEEE European Solid State Circuits Conference, 2003， 679682.[3] Rashid PLL in CMOS .18181。m Circuits, IEEE Journal of,Volume:32 ,Issue:5,May 1997,730735[4] ,432470[5] （第三版）.：鎖定檢測(cè)電路的Verilog硬件語言描述1D觸發(fā)器描述D觸發(fā)器有時(shí)鐘輸入端，數(shù)據(jù)輸入端，復(fù)位信號(hào)輸入端，兩個(gè)輸出端。VerilogHDL語言描述如下：module D_FF(clk,rst,data,q1,q2)。 input clk,rst,data。 output q1,q2。 reg q1,q2。always @(posedge clk or negedge rst) if(!rst) begin q1=0。 // when rst is not high value,q1 is 0。 q2=1。 // when rst is not high value,q2 is 1。 end else begin q1=data。 //when posedge of clk,q1 is data。 q2=~data。 endendmodule 2計(jì)數(shù)器描述該計(jì)數(shù)器為18位的計(jì)數(shù)器，低電平復(fù)位。VerilogHDL語言描述如下：module counter18(clk,rst,q)。 input clk,rst。 output [17:0] q。 reg [17:0] q。always @(posedge clk or negedge rst) if(!rst) q=0。 else q=q+1。 // when posedge of clk,q add 1。endmodule 3十八輸入或非門描述十八輸入或非門在檢測(cè)電路中完成的功能是進(jìn)行比較功能，其verilogHDL語言描述如下，a為17位的輸入，b為一位的輸入： module nor18(a,b,c)。 input [16:0] a。 input b。 output c。 reg c。always @(a or b)c=~(a[0]||a[1]||a[2]||a[3]||a[4]||a[5]||a[6]||a[7]||a[8]||a[9]||a[10]||a[11]||a[12]||a[13]||a[14]||a[15]||a[16]||b)。endmodule 4兩輸入與非門描述 兩輸入的與非門verilogHDL語言描述如下： module nand3(a,b,c)。 input a,b,。 output c。 reg c。always @(a or b ) c=~(aamp。b)。endmodule 5三輸入與非門描述 三輸入與非門verilogHDL語言描述如下：module nand3(a,b,c,d)。 input a,b,c。 output d。 reg d。always @(a or b or c) d=~(aamp。bamp。c)。endmodule 6四輸入與非門描述 module nand4(a,b,c,d,e)。 input a,b,c,d。 output e。 reg e。always @(a or b or c or d) e=~(aamp。bamp。camp。d)。endmodule 7 17輸入17輸出對(duì)應(yīng)位異或門描述 module xorgate17(a,b,c)。 input[16:0] a,b。 output[16:0] c。 reg [16:0] c。 integer i。always @(a or b) for(i=0。i17。i=i+1) c[i]=(~a[i])amp。b[i]||a[i]amp。(~b[i])。endmodule 8鎖定檢測(cè)電路的整體描述 整個(gè)電路的verilogHDL語言描述如下：module jiance(clka,clkb,rst,q1,q2,out1,out2)。 input clka,clkb,rst。 output [17:0] q1,q2。 output out1,out2。wire [17:0] q1,q2。 wire [16:0] c。 wire out1,out2。wire q39,q39n,nor18,q40,q40n,nor19,q41,q41n,nand4out,q42,q42n,q37,q37n,q38,q38n 。jishuqi18 jishuqi1(clka,q37,q1)。 //計(jì)數(shù)器采用內(nèi)部復(fù)位jishuqi18 jishuqi2(clkb,q37,q2)。 //計(jì)數(shù)器采用內(nèi)部復(fù)位norgate17 xorgate171(q1[17:1],q2[17:1],c)。 //17輸入異或門描述D_FF dff39(clka,q37,~nor18,q39,q39n)。 norgate nor181(q39,~(q41amp。q40),nor18)。D_FF dff40(clka,q37,q40n,q40,q40n)。norgate nor191(q40,q41,nor19)。D_FF dff41(clka,q37,nor19,q41,q41n)。nand4 nandd(q1[17],q41n,q40n,q39,nand4out)。nand3 nandd2(q41,q39,q1[17],a)。 D_FF dff37(clka,rst,a,q37,q37n)。 //rstD_FF dff42(clka,rst,nand4out,q42,q42n)。 //rstnor18 nor181(c,q42,out1)。D_FF dff38(q37n,rst,out1,out2,q38n)。 //rstEndmodule鎖定檢測(cè)電路當(dāng)達(dá)到鎖定時(shí)，輸出結(jié)果out2在參考時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值達(dá)到1時(shí)變?yōu)楦唠娖?。否則當(dāng)電路沒有達(dá)到鎖定時(shí)，輸出結(jié)果始終為低
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