【正文】 可編程接口(GPIF)方式，它具有獨(dú)特的特點(diǎn)。與傳統(tǒng)接口方式的主要區(qū)別有兩點(diǎn):①CPU不干涉數(shù)據(jù)的傳輸過(guò)程中,使傳輸速率得到了很大的提高,。②由軟件控制讀/寫(xiě)操作,其方式與狀態(tài)機(jī)相似,提高了數(shù)據(jù)傳輸?shù)姆€(wěn)定性[33]。在本測(cè)試系統(tǒng)中的USB讀數(shù)模塊的設(shè)計(jì)中。CY7C68013是Cypress公司的EZ－USB FX2系列芯片。、SIE、 RAM的高速8051單片機(jī)以及通用可編程接口等模塊,同時(shí)還提供了集成的USB解決方案,不需要另加芯片即可實(shí)現(xiàn)高速度的USB數(shù)據(jù)傳輸。其中，CY7C68013的GPIF引擎帶有自動(dòng)傳輸數(shù)據(jù)結(jié)構(gòu)的性質(zhì),這種特有的性質(zhì)能夠使以主/從端點(diǎn)FIFO(8/16位數(shù)據(jù)總線)為ATA、EPP、DSP等的外圍設(shè)備,與主機(jī)通過(guò)CY7C68013無(wú)縫、高速地進(jìn)行傳輸?shù)臄?shù)據(jù)。另外,進(jìn)而降低了用戶對(duì)USB協(xié)議進(jìn)行處理的復(fù)雜性[34]。 CY7C68013內(nèi)部結(jié)構(gòu)圖在這種GPIF接口方式中,GPIF是CY7C68013中端點(diǎn)FIFO的內(nèi)部控制器, CPU不干涉數(shù)據(jù)的傳輸。： CY7C68013的GPIF接口方式在CY7C 68013的GPIF接口方式中，外圍設(shè)備/器件是指測(cè)試系統(tǒng)中數(shù)字模塊的FPGA與閃存。USB讀數(shù)模塊在GPIF的控制下向FPGA發(fā)送控制信號(hào)（CTL0～CTL5），F(xiàn)PGA根據(jù)控制信號(hào)運(yùn)行閃存讀取數(shù)據(jù)程序，并根據(jù)讀數(shù)情況反饋給USB讀數(shù)模塊信號(hào)（RDY0～RDY5），USB讀數(shù)模塊根據(jù)反饋信號(hào)進(jìn)行下一步輸出控制的發(fā)送，直到讀數(shù)完成。在本設(shè)計(jì)中USB讀數(shù)模塊自成一部分，做成獨(dú)立的USB串行讀數(shù)PCB板，操作簡(jiǎn)單，使用靈活。其與數(shù)字模塊的通信連接采用21針連接口相連。CY7C68013主要端口功能描述如下：FD0～FD15 (輸入/輸出):USB主機(jī)與外部設(shè)備之間進(jìn)行數(shù)據(jù)傳輸?shù)?位或16位數(shù)據(jù)線。本設(shè)計(jì)中由于閃存是8位并行數(shù)據(jù)端，所以選擇8位數(shù)據(jù)線，即FD0～FD7。8位數(shù)據(jù)線直接連接閃存的8位數(shù)據(jù)端，在FPGA的的控制下，數(shù)據(jù)通過(guò)USB模塊串行傳送給計(jì)算機(jī)的內(nèi)存。CTL0～CTL5 (輸出):CY7C68013對(duì)外部設(shè)備進(jìn)行控制的信號(hào)線。在本設(shè)計(jì)中只用到其中CTL0～CTL3四條信號(hào)線，他們依次分別是read、ere，jre、jclk。這四條信號(hào)線連接到FPGA上，根據(jù)FPGA內(nèi)部程序控制閃存的讀取數(shù)據(jù)和擦除數(shù)據(jù)。他們分別代表的含義是閃存讀數(shù)據(jù)使能、閃存擦除數(shù)據(jù)使能、閃存讀數(shù)據(jù)時(shí)鐘、FPGA驅(qū)動(dòng)時(shí)鐘。RDY0～RDY5(輸入):CY7C68013對(duì)外部設(shè)備的狀態(tài)進(jìn)行檢測(cè)的信號(hào)線。根據(jù)設(shè)計(jì)需要，我們只用到了其中兩個(gè)信號(hào)端RDY0和RDY5，分別是ready和TCXpire。這兩個(gè)信號(hào)端都輸入到GPIF中作為決策點(diǎn)。在GPIF波形設(shè)計(jì)中，決策點(diǎn)根據(jù)某種條件(如RDY的狀態(tài)改變)保持某種狀態(tài)或跳轉(zhuǎn)到另外的狀態(tài)。在本設(shè)計(jì)中ready和TCXpire兩個(gè)決策點(diǎn)分別具有不同的含義，當(dāng)ready決策點(diǎn)由低電平變?yōu)楦唠娖綍r(shí)，說(shuō)明閃存在FPGA的控制下已經(jīng)準(zhǔn)備好，等待讀數(shù)；當(dāng)TCXpire決策點(diǎn)由低電平變?yōu)楦唠娖綍r(shí)，說(shuō)明已經(jīng)讀數(shù)或者擦除完成，GPIF狀態(tài)跳轉(zhuǎn)到IDLE狀態(tài)。SDA(雙向)、SCL(輸出):E2PROM的數(shù)據(jù)及時(shí)鐘信號(hào)線。ADR0～ADR8 (輸出):GPIF為外部設(shè)備提供的地址線，本設(shè)計(jì)沒(méi)有使用此地址線。本模塊為了完成USB讀數(shù)功能，不可或缺的是進(jìn)行固件設(shè)計(jì)即GPIF波形圖設(shè)計(jì)，這將在下一章進(jìn)行介紹。第四章 測(cè)試系統(tǒng)的軟件程序設(shè)計(jì)測(cè)試系統(tǒng)的軟件設(shè)計(jì)在整個(gè)測(cè)試系統(tǒng)中至關(guān)重要，它主要包括FPGA控制程序設(shè)計(jì)、USB讀數(shù)程序設(shè)計(jì)和計(jì)算機(jī)軟件程序設(shè)計(jì)三部分，它們貫穿于測(cè)試系統(tǒng)工作的整個(gè)過(guò)程。FPGA程序控制A/D轉(zhuǎn)換器和閃存的各種工作狀態(tài)；USB程序主要通過(guò)設(shè)計(jì)GPIF固件的波形圖來(lái)控制USB讀數(shù)；計(jì)算機(jī)軟件包括計(jì)算機(jī)參數(shù)設(shè)置、數(shù)據(jù)讀取與數(shù)據(jù)處理等方面工作。：測(cè)試系統(tǒng)軟件設(shè)計(jì)FPGA控制程序設(shè)計(jì)AD數(shù)據(jù)轉(zhuǎn)換控制閃存讀寫(xiě)與擦除控制USB讀數(shù)程序設(shè)計(jì)GPIF讀數(shù)波形圖GPIF擦除波形圖計(jì)算機(jī)軟件程序設(shè)計(jì)讀數(shù)閃存擦除波形輸出讀取文件頻譜分析 軟件設(shè)計(jì)內(nèi)容在用FPGA進(jìn)行編程的時(shí)候，選擇開(kāi)發(fā)軟件為Xilinx ISE ，用硬件編程語(yǔ)言VHDL對(duì)各個(gè)器件進(jìn)行描述。仿真軟件選用ModelSim SE 對(duì)編輯程序和器件進(jìn)行仿真。FPGA在整個(gè)測(cè)試系統(tǒng)中起到控制中樞的作用，它控制協(xié)調(diào)整個(gè)系統(tǒng)有序、穩(wěn)定、快速的完成測(cè)試任務(wù)。它的具體任務(wù)可包括(1)控制A/D轉(zhuǎn)換器的采樣頻率實(shí)現(xiàn)數(shù)據(jù)的模數(shù)轉(zhuǎn)換；(2)控制FLASH芯片K9F1G實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)、讀取和擦除工作。FPGA內(nèi)部程序原理框圖和程序設(shè)計(jì)圖如下所示：AD控制部分參數(shù)設(shè)置部分fifo數(shù)據(jù)緩存控制閃存存儲(chǔ)、讀數(shù)、擦除部分A/D14位數(shù)據(jù)參數(shù)設(shè)置8位并行數(shù)據(jù)參數(shù)命令參數(shù)命令數(shù)據(jù)輸出USB讀數(shù)擦除命令8位并行數(shù)據(jù) FPGA內(nèi)部邏輯原理框圖 FPGA內(nèi)部邏輯圖AD7484是14位模數(shù)轉(zhuǎn)換器，除了應(yīng)用典型接法電路外，只需要將采樣頻率提供給它，它就可以按照采樣頻率完成模數(shù)轉(zhuǎn)換。，它是通過(guò)VHDL語(yǔ)言編程后生成的器件。在這部分中主要完成了(1) 根據(jù)參數(shù)設(shè)置，生成所想要輸出給AD的采樣頻率convst；(2)將AD7484產(chǎn)生的14位數(shù)據(jù)轉(zhuǎn)換為2個(gè)8位數(shù)據(jù)；(3)產(chǎn)生FPGA各器件清零信號(hào)clr，在系統(tǒng)上電后首先給各個(gè)器件清零；(4)當(dāng)系統(tǒng)測(cè)試完畢時(shí)，在程序內(nèi)停止采樣頻率convst的輸出等。 現(xiàn)具體介紹各管腳的功能：JENX：外部輸入管腳，AD7484的convst的控制管腳。當(dāng)系統(tǒng)處于存狀態(tài)時(shí)，其值為1，convst輸出；當(dāng)系統(tǒng)處于讀取數(shù)據(jù)或擦除數(shù)據(jù)狀態(tài)時(shí)，其值為0，convst停止輸出。AD（13：0）：外部AD7484輸入的14位并行數(shù)據(jù)。fosc：系統(tǒng)全局時(shí)鐘輸入，由外部20MHz晶振產(chǎn)生。stop：測(cè)試完成時(shí)，給整個(gè)系統(tǒng)下電的控制信號(hào)，由FPGA產(chǎn)生。cyplh，cypll：參數(shù)設(shè)置管腳，控制采樣頻率，“00”1MHz采樣；“01”500KHz采樣；“10”250KHz采樣；“11”125KHz采樣。mtr：參數(shù)重觸發(fā)方式選擇管腳，0 單次觸發(fā)；1 多次觸發(fā)。在adc內(nèi)部編程中，16位數(shù)據(jù)位前14位代表由AD7484輸入的14為數(shù)據(jù)，當(dāng)測(cè)試系統(tǒng)選擇了單次觸發(fā)時(shí)，第15位和第16位都設(shè)置為0；當(dāng)測(cè)試系統(tǒng)選擇為多次觸發(fā)時(shí)，第15位代表是否觸發(fā)，第16位為1。應(yīng)用這種設(shè)置方式主要是可以方便的分辨出多次觸發(fā)的觸發(fā)點(diǎn)和重觸發(fā)方式；clr是FPGA內(nèi)部大部分部件的清零信號(hào)，在其清零期間，各器件沒(méi)有進(jìn)入工作狀態(tài)，利用這點(diǎn)我們可以任意設(shè)置clr的清零時(shí)間，同時(shí)也可以用來(lái)實(shí)現(xiàn)定時(shí)啟動(dòng)系統(tǒng)工作的功能，設(shè)計(jì)靈活，操作簡(jiǎn)單。這部分的時(shí)序仿真圖如下圖所示： 控制AD程序仿真圖由仿真圖可以看出，(1)當(dāng)fosc經(jīng)過(guò)N個(gè)周期后，清零信號(hào)clr由低電平變?yōu)楦唠娖剑瓿汕辶隳康模?2)由全局時(shí)鐘fosc到采樣頻率convst為20分頻，時(shí)鐘fosc由外部20MHz晶振提供，所以convst采樣頻率為1MHz,其他設(shè)計(jì)均與前期程序設(shè)計(jì)相符。這部分程序的編寫(xiě)及作用是FPGA程序設(shè)計(jì)中最重要的一部分，也是最關(guān)鍵的一部分。它分為對(duì)閃存存儲(chǔ)數(shù)據(jù)、讀取數(shù)據(jù)、擦除數(shù)據(jù)三部分，各部分分別按照K9F1G的各自命令（）編寫(xiě)。在程序編寫(xiě)的過(guò)程中，程序編寫(xiě)越簡(jiǎn)單、模塊化越分明則程序越穩(wěn)定、越容易維護(hù)。在此部分設(shè)計(jì)中，我們?cè)谕瓿稍O(shè)計(jì)功能目的的同時(shí)簡(jiǎn)化了設(shè)計(jì)思路，優(yōu)化了程序設(shè)計(jì)內(nèi)容；分模塊進(jìn)行編寫(xiě)，便于維護(hù)。閃存K9F1G的容量空間為1G，而我們所用到的實(shí)際空間為10M,所以本測(cè)試系統(tǒng)空間可擴(kuò)展性非常強(qiáng)，在對(duì)測(cè)試系統(tǒng)進(jìn)行容量擴(kuò)展時(shí)，不需要對(duì)硬件做任何改變，直接通過(guò)FPGA編程就可以實(shí)現(xiàn)，操作方便。 FPGA控制閃存工作的整體流程圖(1) FPGA控制閃存寫(xiě)程序閃存寫(xiě)程序控制部分就是FPGA通過(guò)控制連接到閃存控制管腳的時(shí)序，將測(cè)試數(shù)據(jù)存儲(chǔ)到閃存中的過(guò)程。FPGA閃存寫(xiě)控制程序按照程序設(shè)定把緩存部分輸送過(guò)來(lái)的8位數(shù)據(jù)進(jìn)行存儲(chǔ)，只要緩存部分有數(shù)據(jù)輸出，則此部分就將其存入閃存。在往閃存里面寫(xiě)數(shù)據(jù)的時(shí)候，先寫(xiě)低位或高位字節(jié)都可以，但一定要注意數(shù)據(jù)讀數(shù)的時(shí)候也要先讀低位或高位字節(jié)，以免出現(xiàn)數(shù)據(jù)讀取高低位錯(cuò)位的問(wèn)題。FPGA控制閃存存儲(chǔ)數(shù)據(jù)時(shí)，在存儲(chǔ)方式上可以分為兩種：?jiǎn)未斡|發(fā)存儲(chǔ)和多次觸發(fā)存儲(chǔ)。單次觸發(fā)存儲(chǔ)即整個(gè)系統(tǒng)觸發(fā)一次就完成存儲(chǔ)任務(wù)；多次觸發(fā)存儲(chǔ)即整個(gè)系統(tǒng)觸發(fā)多次才可以完成此次存儲(chǔ)任務(wù)，具體觸發(fā)次的次數(shù)，可根據(jù)設(shè)計(jì)需要設(shè)置，本測(cè)試系統(tǒng)設(shè)置觸發(fā)次數(shù)為10次。這兩種存儲(chǔ)方式的總存儲(chǔ)空間是一樣的，但多次觸發(fā)根據(jù)多次觸發(fā)次數(shù)將總存儲(chǔ)空間分為幾個(gè)單元，在每一次的觸發(fā)存儲(chǔ)階段都只在每一小單元內(nèi)循環(huán)采樣，直到此單元觸發(fā)、結(jié)束這一單元的存儲(chǔ)為止。而此時(shí)程序跳往下一個(gè)存儲(chǔ)單元繼續(xù)進(jìn)行循環(huán)采樣。多次觸發(fā)存儲(chǔ)中的每一小單元的存儲(chǔ)跟單次循環(huán)整體存儲(chǔ)原理是一樣的，只不過(guò)存儲(chǔ)空間變小了而已。： 閃存寫(xiě)數(shù)據(jù)流程圖在本系統(tǒng)的設(shè)計(jì)中，我們進(jìn)行了10次觸發(fā)的設(shè)定，如上圖所示。如果系統(tǒng)沒(méi)有觸發(fā)，則系統(tǒng)處入循環(huán)采樣狀態(tài)，單次觸發(fā)循環(huán)總空間為10M，多次觸發(fā)中每一次觸發(fā)循環(huán)空間的容量為1M。如果系統(tǒng)已經(jīng)觸發(fā)，則塊計(jì)數(shù)開(kāi)始計(jì)數(shù)，單次觸發(fā)塊計(jì)數(shù)大小為10M，多次重觸發(fā)塊計(jì)數(shù)大小為1M，存滿自動(dòng)跳到下一單元內(nèi)進(jìn)行循環(huán)采樣。當(dāng)?shù)谑糠值膲K計(jì)數(shù)滿時(shí)，說(shuō)明數(shù)據(jù)存儲(chǔ)完成，系統(tǒng)停止寫(xiě)數(shù)據(jù)。(2) FPGA控制閃存讀程序FPGA控制閃存讀取數(shù)據(jù)是通過(guò)USB讀數(shù)模塊給FPGA提供讀數(shù)時(shí)鐘和各種控制信號(hào)，F(xiàn)PGA通過(guò)設(shè)計(jì)好的程序控制K9F1G的讀數(shù)控制管腳，將數(shù)據(jù)讀出閃存。由于在此部分讀數(shù)程序中，單次觸發(fā)和多次重觸發(fā)中的最高兩位數(shù)據(jù)含義不同，所以我們只單純進(jìn)行數(shù)據(jù)讀取工作，不用進(jìn)行重觸發(fā)方式、觸發(fā)點(diǎn)和負(fù)延遲等的判斷，就可以明確分辨出兩種數(shù)據(jù)，方法簡(jiǎn)單，思路清晰，控制方便。下面給出一條用信號(hào)發(fā)生器給系統(tǒng)提供10kHz正弦波的多次觸發(fā)數(shù)據(jù)曲線。因?yàn)檫x擇了多次重觸發(fā)，所以第16位數(shù)據(jù)位設(shè)置為高電平；觸發(fā)前，16位數(shù)據(jù)中的第15位為0，觸發(fā)后第15位為1，所以在觸發(fā)時(shí)刻，第15位 閃存讀數(shù)據(jù)流程圖數(shù)據(jù)為由0變?yōu)?，出現(xiàn)數(shù)據(jù)波形的由低變高的跳變。此次多次重觸發(fā)的波形的含義：正弦波由低基線變?yōu)楦呋€前的波形是觸發(fā)時(shí)刻之前的波形即為系統(tǒng)的負(fù)延遲部分；波形基線變高表示系統(tǒng)已觸發(fā)，記錄的為觸發(fā)后的數(shù)據(jù)波形。在我們的設(shè)計(jì)中負(fù)延遲部分設(shè)置為128k字即為閃存的2塊，每一次觸發(fā)的存儲(chǔ)容量是1M字即閃存的16塊。 多次觸發(fā)讀取正弦波曲線圖在數(shù)據(jù)讀取過(guò)程中偶爾出現(xiàn)丟掉一頁(yè)沒(méi)有讀出數(shù)據(jù)的現(xiàn)象，現(xiàn)分析原因有以下幾點(diǎn)：①系統(tǒng)程序編寫(xiě)存在漏洞；②在用ISE進(jìn)行編譯與綜合時(shí)，綜合布線不合理，導(dǎo)致系統(tǒng)工作延時(shí)比較大，使程序的工作時(shí)間與閃存的響應(yīng)時(shí)間不匹配；③USB讀數(shù)電纜不穩(wěn)定，由于此讀數(shù)需要由計(jì)算機(jī)提供讀數(shù)時(shí)鐘，時(shí)鐘頻率比較高，有可能導(dǎo)致數(shù)據(jù)或者命令在傳輸時(shí)出現(xiàn)誤碼或錯(cuò)誤的情況，強(qiáng)烈要求使用較好電纜線。(3)FPGA控制閃存擦除程序FPGA控制閃存擦除程序是其他閃存控制程序中最簡(jiǎn)單的一部分。閃存K9F1G的擦除是以塊為 控制閃存擦除程序流程圖單位進(jìn)行的，即每次擦除最少擦除1塊。在進(jìn)行擦除命令時(shí)閃存只需要把行地址輸入到閃存，在擦除命令下就可以完成擦除任務(wù)。閃存K9F1G的擦除一塊的典型時(shí)間值為2ms，但經(jīng)過(guò)多次擦除測(cè)試觀察，本系統(tǒng)存儲(chǔ)器空間為10M，則可以計(jì)算出擦除系統(tǒng)所需的時(shí)間:典型擦除時(shí)間：。實(shí)際擦除時(shí)間為：。USB讀數(shù)軟件的設(shè)計(jì)主要是GPIF軟件的設(shè)計(jì)，在這部分設(shè)計(jì)中主要包括固件程序和驅(qū)動(dòng)程序兩部分。其中固件設(shè)計(jì)是此部分程序設(shè)計(jì)的核心，它在設(shè)備CPU中運(yùn)行。驅(qū)動(dòng)程序主要完成固件與外設(shè)、用戶程序的通信和控制,在CY7C68013的開(kāi)發(fā)包中包含了一個(gè)通用驅(qū)動(dòng)程序,該程序經(jīng)DDK編譯后可直接使用[33]。在本設(shè)計(jì)方案中,采用的就是這個(gè)通用驅(qū)動(dòng)程序。下面以固件程序?yàn)橹攸c(diǎn)進(jìn)行介紹。使用GPIF模式進(jìn)行數(shù)據(jù)讀取的關(guān)鍵是構(gòu)造GPIF波形描述符、設(shè)計(jì)GPIF波形圖。這部分工作軟件采用Cypress提供的GPIFDesigner，該軟件可用于對(duì)EZ USB FX2LP系列芯片的GPIF傳輸模式進(jìn)行設(shè)計(jì),該軟件可以方便地對(duì)GPIF波形圖進(jìn)行編輯,并生成相應(yīng)的程序文件。： 時(shí)鐘：采用30MHz內(nèi)部時(shí)鐘；數(shù)據(jù)總線：根據(jù)與其相連接的閃存K9F1G的數(shù)據(jù)總線為8位，所以選擇8位，同時(shí)應(yīng)在設(shè)備功能程序中將端點(diǎn)FIFO的數(shù)據(jù)線初始化為8位。RDY輸入：設(shè)計(jì)中只用到RDY0、RDY5，RDY0用來(lái)檢測(cè)FPGA的讀數(shù)準(zhǔn)備好ready標(biāo)志，RDY5用來(lái)表示GPIF的傳輸計(jì)數(shù)。CTL輸出：我們用到四條輸出線CTL0、CTLCTLCTL3，分別表示輸出到FPGA的閃存 GPIFDesigner軟件設(shè)計(jì)的CY7C68013與數(shù)字模塊的連接圖讀取數(shù)據(jù)使能read、閃存擦除數(shù)據(jù)使能ere、閃存讀數(shù)據(jù)時(shí)鐘jre，F(xiàn)PGA讀取、擦除數(shù)據(jù)驅(qū)動(dòng)時(shí)鐘jclk。在此部分的GPIF波形圖設(shè)計(jì)中，包括兩部分設(shè)計(jì)：閃存讀波形設(shè)計(jì)和閃存擦除波形設(shè)計(jì)，現(xiàn)以閃存讀數(shù)波形設(shè)計(jì)為主進(jìn)行介紹： GPIF讀閃存數(shù)據(jù)波形圖在上圖中可以看出，我們應(yīng)用了兩個(gè)判決點(diǎn)，這兩個(gè)判決點(diǎn)的設(shè)置圖如下所示：第一個(gè)判決點(diǎn)設(shè)置 第二個(gè)判決點(diǎn)設(shè)置 讀數(shù)據(jù)的判決點(diǎn)波形設(shè)置在FIFO Read波形設(shè)計(jì)中，一共有7個(gè)有效狀態(tài)和1個(gè)空閑狀態(tài)。，讀使能read從S0狀態(tài)到S6狀態(tài)一直為高電平有效，擦除使能ere所有狀態(tài)都為低電平無(wú)效，F(xiàn)PGA讀取數(shù)據(jù)驅(qū)動(dòng)時(shí)鐘jclk，在S0狀態(tài)為高S1狀態(tài)為低，在S2狀態(tài)判斷點(diǎn)處進(jìn)行判斷，如果ready=1時(shí)，跳到S3狀態(tài)，否則跳回s0狀態(tài)，完成周期循環(huán)。ready信號(hào)是FPGA讀數(shù)據(jù)準(zhǔn)備好信號(hào)，當(dāng)ready=1時(shí)，說(shuō)明GPIF可以讀取閃存中的數(shù)據(jù)，跳到S3狀態(tài)