【正文】 D轉(zhuǎn)換器要求被轉(zhuǎn)換的信號(hào)是0～，因此需要設(shè)計(jì)電路使得傳感器的輸出信號(hào)與A/D轉(zhuǎn)換器的輸入端相匹配。MAX4634是快速、低電壓、4通道多路復(fù)用器,。差動(dòng)放大器的頻響特性和放大倍數(shù)有關(guān)，一般說(shuō)來(lái)，放大倍數(shù)越大響應(yīng)頻率越小。壓控電壓源型低通濾波器的電路使用元件數(shù)目較少，對(duì)有源器件特性理想程度要求較低，在一般的應(yīng)用場(chǎng)合性能比較優(yōu)良。此外這種電路的靈敏度與Q成正比，且比較高，如果Q值較高，由于外界條件的變化很可能會(huì)使電路性能發(fā)生較大的變化，并且如果處于臨界穩(wěn)定條件下工作，也會(huì)導(dǎo)致自激振蕩。本設(shè)計(jì)中，取濾波器的截止頻率為150kHz，按照二階有源濾波器設(shè)計(jì)電容選擇用表可知，當(dāng)截止頻率f大于100KHz時(shí)，電容的取值范圍在10p～100p之間，所以在此處電容C值取為68p。A/D轉(zhuǎn)換器的作用是將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)、用以完成信號(hào)的存儲(chǔ)、顯示、分析與處理，這種轉(zhuǎn)換以不丟失模擬信號(hào)的信息為原則。1Μa測(cè)試系統(tǒng)的采樣頻率有1MHz、500KHz、250KHz和125KHz四種，對(duì)這四種采樣頻率來(lái)說(shuō)，AD7484的最高3MHz的采樣頻率完全可以滿足要求，本文之所以選擇AD7484是因?yàn)闉榱颂岣叻直媛?，使測(cè)試系統(tǒng)數(shù)據(jù)更精確。： AD7484PCB原理圖我們?cè)谑褂肍PGA設(shè)計(jì)電路的時(shí)候有許多內(nèi)在的規(guī)律可以參考，但從基本概念和整體設(shè)計(jì)出發(fā)，要遵循以下四個(gè)基本設(shè)計(jì)原則（1） 面積和速度的平衡與互換原則。（3） 系統(tǒng)原則。在本測(cè)試系統(tǒng)中我們選用的FPGA芯片為Xilinx公司的SpartanII系列芯片XC2S50，它主要包括5個(gè)可配置部分：（1）可配置邏輯塊（CLBs），用于實(shí)現(xiàn)大部分邏輯功能；（2）可編程的輸入輸出塊（IOBs），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（3）可編程連線；（4）隨機(jī)存取塊狀RAM；（5）全數(shù)字式延遲鎖相環(huán)（DLL）時(shí)鐘控制塊，能夠有效地消除時(shí)鐘分配的延遲。 ： XC2S50和XCF01S的PCB配置原理圖在本測(cè)試系統(tǒng)中FPGA芯片XC2S50的配置芯片選用為XCF01S，配置模式是主串模式[31]。XC2S50的DONE管腳信號(hào)連接到XCF01S的片使能信號(hào)端CE，使其進(jìn)入工作態(tài)；XC2S50的CCLK管腳輸出連接到XCF01S的CLK端，用來(lái)驅(qū)動(dòng)XCF01S，XCF01S的D0數(shù)據(jù)端將信號(hào)反饋到XC2S50的DIN端。所以當(dāng)測(cè)試系統(tǒng)記錄數(shù)據(jù)完成時(shí)，可以關(guān)閉電源，當(dāng)開(kāi)始讀數(shù)時(shí)再連通電源，減少了功耗，同時(shí)也避免了由于其他原因?qū)е抡`下電、數(shù)據(jù)丟失的缺點(diǎn)。讀數(shù)時(shí)鐘最小周期tRC=50ns，則最大頻率fRC=1/50ns=20MHz。 閃存數(shù)據(jù)寫(xiě)邏輯時(shí)序圖在頁(yè)編程操作中，閃存K9F1G08在將數(shù)據(jù)寫(xiě)入的時(shí)候，與讀取數(shù)據(jù)的時(shí)序有點(diǎn)不同。 閃存數(shù)據(jù)擦除邏輯時(shí)序圖在塊擦除操作中，閃存只寫(xiě)入了塊擦除命令和兩個(gè)列地址后就執(zhí)行了閃存擦除編輯時(shí)間（tBERS最大時(shí)間為3ms，典型時(shí)間為2ms，）?，F(xiàn)測(cè)試系統(tǒng)的采樣頻率為1MHz，完全滿足閃存的頻率要求。其中為連接在上的所有電子元件的電流總和，Rp的最大值取決于由低電平變?yōu)楦唠娖降臅r(shí)間tr，在本設(shè)計(jì)中我們?cè)O(shè)=0，所得Rp最小，同時(shí)為了避免Ibusy過(guò)大，我們?nèi)p=。SZ05系列無(wú)線通信模塊分為中心協(xié)調(diào)器、路由器和終端節(jié)點(diǎn)，這三類設(shè)備具備不同的網(wǎng)絡(luò)功能。此系列模塊嵌入式典型連接圖如下： SZ05系列模塊嵌入式典型連接圖SZ05ZBEE 無(wú)線通信模塊標(biāo)準(zhǔn)工作電壓為5V DC，正常工作電壓范圍：5—12V。在模塊的數(shù)據(jù)發(fā)送模式TX_TYPE設(shè)置中，我們選擇主從模式。所以在滿足測(cè)試所需的安全距離的前提下，我們采用在結(jié)點(diǎn)之間每200米的距離上加入中繼路由器的辦法來(lái)增加信號(hào)傳輸距離。與傳統(tǒng)接口方式的主要區(qū)別有兩點(diǎn):①CPU不干涉數(shù)據(jù)的傳輸過(guò)程中,使傳輸速率得到了很大的提高,。、SIE、 RAM的高速8051單片機(jī)以及通用可編程接口等模塊,同時(shí)還提供了集成的USB解決方案,不需要另加芯片即可實(shí)現(xiàn)高速度的USB數(shù)據(jù)傳輸。： CY7C68013的GPIF接口方式在CY7C 68013的GPIF接口方式中，外圍設(shè)備/器件是指測(cè)試系統(tǒng)中數(shù)字模塊的FPGA與閃存。CY7C68013主要端口功能描述如下：FD0～FD15 (輸入/輸出):USB主機(jī)與外部設(shè)備之間進(jìn)行數(shù)據(jù)傳輸?shù)?位或16位數(shù)據(jù)線。在本設(shè)計(jì)中只用到其中CTL0～CTL3四條信號(hào)線，他們依次分別是read、ere，jre、jclk。根據(jù)設(shè)計(jì)需要，我們只用到了其中兩個(gè)信號(hào)端RDY0和RDY5，分別是ready和TCXpire。SDA(雙向)、SCL(輸出):E2PROM的數(shù)據(jù)及時(shí)鐘信號(hào)線。FPGA程序控制A/D轉(zhuǎn)換器和閃存的各種工作狀態(tài)；USB程序主要通過(guò)設(shè)計(jì)GPIF固件的波形圖來(lái)控制USB讀數(shù)；計(jì)算機(jī)軟件包括計(jì)算機(jī)參數(shù)設(shè)置、數(shù)據(jù)讀取與數(shù)據(jù)處理等方面工作。它的具體任務(wù)可包括(1)控制A/D轉(zhuǎn)換器的采樣頻率實(shí)現(xiàn)數(shù)據(jù)的模數(shù)轉(zhuǎn)換；(2)控制FLASH芯片K9F1G實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)、讀取和擦除工作。 現(xiàn)具體介紹各管腳的功能：JENX：外部輸入管腳，AD7484的convst的控制管腳。stop：測(cè)試完成時(shí)，給整個(gè)系統(tǒng)下電的控制信號(hào)，由FPGA產(chǎn)生。應(yīng)用這種設(shè)置方式主要是可以方便的分辨出多次觸發(fā)的觸發(fā)點(diǎn)和重觸發(fā)方式；clr是FPGA內(nèi)部大部分部件的清零信號(hào)，在其清零期間，各器件沒(méi)有進(jìn)入工作狀態(tài)，利用這點(diǎn)我們可以任意設(shè)置clr的清零時(shí)間，同時(shí)也可以用來(lái)實(shí)現(xiàn)定時(shí)啟動(dòng)系統(tǒng)工作的功能，設(shè)計(jì)靈活，操作簡(jiǎn)單。在程序編寫(xiě)的過(guò)程中，程序編寫(xiě)越簡(jiǎn)單、模塊化越分明則程序越穩(wěn)定、越容易維護(hù)。FPGA閃存寫(xiě)控制程序按照程序設(shè)定把緩存部分輸送過(guò)來(lái)的8位數(shù)據(jù)進(jìn)行存儲(chǔ)，只要緩存部分有數(shù)據(jù)輸出，則此部分就將其存入閃存。這兩種存儲(chǔ)方式的總存儲(chǔ)空間是一樣的，但多次觸發(fā)根據(jù)多次觸發(fā)次數(shù)將總存儲(chǔ)空間分為幾個(gè)單元，在每一次的觸發(fā)存儲(chǔ)階段都只在每一小單元內(nèi)循環(huán)采樣，直到此單元觸發(fā)、結(jié)束這一單元的存儲(chǔ)為止。如果系統(tǒng)沒(méi)有觸發(fā)，則系統(tǒng)處入循環(huán)采樣狀態(tài)，單次觸發(fā)循環(huán)總空間為10M，多次觸發(fā)中每一次觸發(fā)循環(huán)空間的容量為1M。由于在此部分讀數(shù)程序中，單次觸發(fā)和多次重觸發(fā)中的最高兩位數(shù)據(jù)含義不同，所以我們只單純進(jìn)行數(shù)據(jù)讀取工作，不用進(jìn)行重觸發(fā)方式、觸發(fā)點(diǎn)和負(fù)延遲等的判斷，就可以明確分辨出兩種數(shù)據(jù)，方法簡(jiǎn)單，思路清晰，控制方便。此次多次重觸發(fā)的波形的含義：正弦波由低基線變?yōu)楦呋€前的波形是觸發(fā)時(shí)刻之前的波形即為系統(tǒng)的負(fù)延遲部分；波形基線變高表示系統(tǒng)已觸發(fā)，記錄的為觸發(fā)后的數(shù)據(jù)波形。閃存K9F1G的擦除是以塊為 控制閃存擦除程序流程圖單位進(jìn)行的，即每次擦除最少擦除1塊。USB讀數(shù)軟件的設(shè)計(jì)主要是GPIF軟件的設(shè)計(jì)，在這部分設(shè)計(jì)中主要包括固件程序和驅(qū)動(dòng)程序兩部分。下面以固件程序?yàn)橹攸c(diǎn)進(jìn)行介紹。RDY輸入：設(shè)計(jì)中只用到RDY0、RDY5，RDY0用來(lái)檢測(cè)FPGA的讀數(shù)準(zhǔn)備好ready標(biāo)志，RDY5用來(lái)表示GPIF的傳輸計(jì)數(shù)。ready信號(hào)是FPGA讀數(shù)據(jù)準(zhǔn)備好信號(hào)，當(dāng)ready=1時(shí)，說(shuō)明GPIF可以讀取閃存中的數(shù)據(jù)，跳到S3狀態(tài)，此后。在此部分的GPIF波形圖設(shè)計(jì)中，包括兩部分設(shè)計(jì)：閃存讀波形設(shè)計(jì)和閃存擦除波形設(shè)計(jì)，現(xiàn)以閃存讀數(shù)波形設(shè)計(jì)為主進(jìn)行介紹： GPIF讀閃存數(shù)據(jù)波形圖在上圖中可以看出，我們應(yīng)用了兩個(gè)判決點(diǎn)，這兩個(gè)判決點(diǎn)的設(shè)置圖如下所示：第一個(gè)判決點(diǎn)設(shè)置 第二個(gè)判決點(diǎn)設(shè)置 讀數(shù)據(jù)的判決點(diǎn)波形設(shè)置在FIFO Read波形設(shè)計(jì)中，一共有7個(gè)有效狀態(tài)和1個(gè)空閑狀態(tài)。這部分工作軟件采用Cypress提供的GPIFDesigner，該軟件可用于對(duì)EZ USB FX2LP系列芯片的GPIF傳輸模式進(jìn)行設(shè)計(jì),該軟件可以方便地對(duì)GPIF波形圖進(jìn)行編輯,并生成相應(yīng)的程序文件。驅(qū)動(dòng)程序主要完成固件與外設(shè)、用戶程序的通信和控制,在CY7C68013的開(kāi)發(fā)包中包含了一個(gè)通用驅(qū)動(dòng)程序,該程序經(jīng)DDK編譯后可直接使用[33]。閃存K9F1G的擦除一塊的典型時(shí)間值為2ms，但經(jīng)過(guò)多次擦除測(cè)試觀察，本系統(tǒng)存儲(chǔ)器空間為10M，則可以計(jì)算出擦除系統(tǒng)所需的時(shí)間:典型擦除時(shí)間：。 多次觸發(fā)讀取正弦波曲線圖在數(shù)據(jù)讀取過(guò)程中偶爾出現(xiàn)丟掉一頁(yè)沒(méi)有讀出數(shù)據(jù)的現(xiàn)象，現(xiàn)分析原因有以下幾點(diǎn)：①系統(tǒng)程序編寫(xiě)存在漏洞；②在用ISE進(jìn)行編譯與綜合時(shí)，綜合布線不合理，導(dǎo)致系統(tǒng)工作延時(shí)比較大，使程序的工作時(shí)間與閃存的響應(yīng)時(shí)間不匹配；③USB讀數(shù)電纜不穩(wěn)定，由于此讀數(shù)需要由計(jì)算機(jī)提供讀數(shù)時(shí)鐘，時(shí)鐘頻率比較高，有可能導(dǎo)致數(shù)據(jù)或者命令在傳輸時(shí)出現(xiàn)誤碼或錯(cuò)誤的情況，強(qiáng)烈要求使用較好電纜線。當(dāng)?shù)谑糠值膲K計(jì)數(shù)滿時(shí)，說(shuō)明數(shù)據(jù)存儲(chǔ)完成，系統(tǒng)停止寫(xiě)數(shù)據(jù)。多次觸發(fā)存儲(chǔ)中的每一小單元的存儲(chǔ)跟單次循環(huán)整體存儲(chǔ)原理是一樣的，只不過(guò)存儲(chǔ)空間變小了而已。FPGA控制閃存存儲(chǔ)數(shù)據(jù)時(shí)，在存儲(chǔ)方式上可以分為兩種：?jiǎn)未斡|發(fā)存儲(chǔ)和多次觸發(fā)存儲(chǔ)。閃存K9F1G的容量空間為1G，而我們所用到的實(shí)際空間為10M,所以本測(cè)試系統(tǒng)空間可擴(kuò)展性非常強(qiáng)，在對(duì)測(cè)試系統(tǒng)進(jìn)行容量擴(kuò)展時(shí)，不需要對(duì)硬件做任何改變，直接通過(guò)FPGA編程就可以實(shí)現(xiàn)，操作方便。這部分程序的編寫(xiě)及作用是FPGA程序設(shè)計(jì)中最重要的一部分，也是最關(guān)鍵的一部分。mtr：參數(shù)重觸發(fā)方式選擇管腳，0 單次觸發(fā)；1 多次觸發(fā)。AD（13：0）：外部AD7484輸入的14位并行數(shù)據(jù)。它是通過(guò)VHDL語(yǔ)言編程后生成的器件。仿真軟件選用ModelSim SE 對(duì)編輯程序和器件進(jìn)行仿真。本模塊為了完成USB讀數(shù)功能，不可或缺的是進(jìn)行固件設(shè)計(jì)即GPIF波形圖設(shè)計(jì)，這將在下一章進(jìn)行介紹。在GPIF波形設(shè)計(jì)中，決策點(diǎn)根據(jù)某種條件(如RDY的狀態(tài)改變)保持某種狀態(tài)或跳轉(zhuǎn)到另外的狀態(tài)。他們分別代表的含義是閃存讀數(shù)據(jù)使能、閃存擦除數(shù)據(jù)使能、閃存讀數(shù)據(jù)時(shí)鐘、FPGA驅(qū)動(dòng)時(shí)鐘。8位數(shù)據(jù)線直接連接閃存的8位數(shù)據(jù)端，在FPGA的的控制下，數(shù)據(jù)通過(guò)USB模塊串行傳送給計(jì)算機(jī)的內(nèi)存。在本設(shè)計(jì)中USB讀數(shù)模塊自成一部分，做成獨(dú)立的USB串行讀數(shù)PCB板，操作簡(jiǎn)單，使用靈活。另外,進(jìn)而降低了用戶對(duì)USB協(xié)議進(jìn)行處理的復(fù)雜性[34]。在本測(cè)試系統(tǒng)中的USB讀數(shù)模塊的設(shè)計(jì)中。USB是一種通用串行總線,主要用于PC與USB設(shè)備之間的互相通信。無(wú)線通信模塊的最大傳輸距離為2km，但我們的測(cè)試裝置放于地面或自由場(chǎng)（自由場(chǎng)的裝置一般不高于地面5米），由于測(cè)試場(chǎng)所地面對(duì)電磁信號(hào)的吸收作用使無(wú)線信號(hào)消弱很快，導(dǎo)致結(jié)點(diǎn)間傳輸距離遠(yuǎn)小于2km。SZ05ZBEE無(wú)線通信模塊有三種節(jié)點(diǎn)類型：中心節(jié)點(diǎn)、中繼路由、終端節(jié)點(diǎn)。中心協(xié)調(diào)器、路由器和終端節(jié)點(diǎn)這三種類型的設(shè)備在硬件結(jié)構(gòu)上完全一致，只是設(shè)備嵌入軟件不同，只需通過(guò)跳線設(shè)置或軟件配置即可實(shí)現(xiàn)不同的設(shè)備功能。這些功能我們用無(wú)線模塊進(jìn)行操作，大大增強(qiáng)了系統(tǒng)的靈活性、使測(cè)試系統(tǒng)裝置簡(jiǎn)單、控制方便、增加了系統(tǒng)可靠性、減少了外界噪聲的干擾等。 閃存外接電阻電容圖中tf為由高電平變?yōu)榈碗娖降臅r(shí)間，tr為由低電平變?yōu)楦唠娖降臅r(shí)間。由于本論文用閃存實(shí)現(xiàn)數(shù)據(jù)的循環(huán)采樣，所以現(xiàn)計(jì)算在邊存儲(chǔ)邊擦除的過(guò)程中系統(tǒng)允許的最大采樣頻率fmax，假設(shè)閃存在擦除時(shí)擦除一塊的時(shí)間為典型值2ms，閃存存儲(chǔ)時(shí)存儲(chǔ)一頁(yè)的編程時(shí)間為最長(zhǎng)時(shí)間700μs，則允許的最大采樣頻率為fmax=64/（2ms+*64）=?？梢?jiàn)，閃存的寫(xiě)入數(shù)據(jù)是以頁(yè)為單位的。在讀數(shù)軟件中我們用GPIF的自帶晶振30MHz提供時(shí)鐘，如果和經(jīng)過(guò)一個(gè)周期，則GPIF晶振至少工作兩個(gè)周期，所以此30MHz頻率所能達(dá)到最大的讀數(shù)速度為15MHz，小于的最大頻率20MHz，所以在閃存的正常頻率響應(yīng)范圍之內(nèi)。： 閃存命令執(zhí)行順序圖在本測(cè)試系統(tǒng)中閃存K9F1G08主要有三種工作狀態(tài)：數(shù)據(jù)讀、數(shù)據(jù)寫(xiě)、數(shù)據(jù)擦除。 ： 主串模式配置時(shí)序圖存儲(chǔ)電路關(guān)系到整個(gè)系統(tǒng)測(cè)試數(shù)據(jù)的可靠性保存及讀取，在本系統(tǒng)的設(shè)計(jì)中需要存儲(chǔ)容量為10M words，由于考慮到多次重觸發(fā)觸發(fā)次數(shù)的擴(kuò)展和每一次觸發(fā)存儲(chǔ)容量的擴(kuò)展及觸發(fā)時(shí)間的增長(zhǎng)，要求存儲(chǔ)芯片容量足夠大，同時(shí)存儲(chǔ)測(cè)試技術(shù)有向大容量方向發(fā)展的趨勢(shì)，所以選擇了NAND型閃存存儲(chǔ)器K9F1G08U0M。在第一次燒寫(xiě)FPGA時(shí)，計(jì)算機(jī)將VHDL程序燒寫(xiě)進(jìn)XCFO1S內(nèi)的PROM中，它具有記憶功能，XC2S50沒(méi)有記憶功能。如果選用外部RAM，則會(huì)額外增加功耗；XC2S50內(nèi)部自帶的4K字節(jié)的RAM能夠完成此任務(wù)，所以選擇此芯片。（4） 同步設(shè)計(jì)原則。（2） 硬件原則。根據(jù)以上AD7484的數(shù)據(jù)轉(zhuǎn)換時(shí)間要求，我們?cè)谟肍PGA對(duì)其進(jìn)行時(shí)序和邏輯控制的時(shí)候要非常注意。本系統(tǒng)選用了低功耗、高速并行口、逐次逼近（SAR）的14位A/D轉(zhuǎn)換器AD7484,此轉(zhuǎn)換器的性能參數(shù)如下：分辨率： 14位整體非線性特征： 177。經(jīng)過(guò)此濾波電路，不僅有效的去除了混雜在有用信號(hào)SI中的各種干擾，并通過(guò)消除噪音提高了信噪比。由濾波電路幅頻特性的性質(zhì)我們知道，當(dāng)Q=1時(shí)幅頻特性比較接近于理想頻響曲線。根據(jù)系統(tǒng)設(shè)計(jì)要求，本文采用的二階同相有源濾波器的函數(shù)表示為： （）其中：通帶電壓放大倍數(shù) ；特征角頻率；品質(zhì)因數(shù)。在沖擊波的測(cè)試中，因?yàn)閴毫π盘?hào)前沿上升時(shí)間只有幾個(gè)微秒，有效信號(hào)的頻帶比較寬，所以在差動(dòng)放大時(shí)應(yīng)保證響應(yīng)頻率大于150KHz，所以在本設(shè)計(jì)中我們采用INA128放大倍數(shù)為10倍，當(dāng)放大倍數(shù)為10倍時(shí)，其響應(yīng)頻率遠(yuǎn)遠(yuǎn)大于150kHz，滿足測(cè)試系統(tǒng)對(duì)響應(yīng)頻率的要求。當(dāng)為低電平時(shí)，MAX4634的第一通道接通，INA128的第一和第八管腳之間電阻為R13=1M，根據(jù)INA128的放大倍數(shù)公式,此時(shí)電壓放大倍數(shù)約為1倍；當(dāng)為高電平時(shí)，同理可得電壓放大倍數(shù)為10倍。下面分別進(jìn)行介紹。這樣這個(gè)電源管理模塊完成了對(duì)測(cè)試系統(tǒng)的電源進(jìn)行管理控制的作用。此時(shí)由于ONA為高電平，U4（LP2985）的ON端使能，LP2985工作將++