【正文】 的一種方法。而沖擊波走過的距離我們可以提前設置好，所以只需要測出沖擊波走過這段恒定距離所用的時間就可以。這兩種試驗方法可以直接測試得到爆炸沖擊波的壓力時間曲線。通過得到的測試結果來分析爆炸產(chǎn)生的沖擊波超壓的大小及分布情況，這種方法能夠完整記錄沖擊波的傳播過程。④ 壓力傳感器和電荷放大器之間的模擬信號的長距離傳輸電纜的分布電容會直接影響到測量系統(tǒng)的高頻特性, 且長電纜給測量系統(tǒng)引入噪聲的可能性很大。這種測試技術具有體積小，功耗低，抗各種干擾能力強，能耐高的沖擊加速度、環(huán)境溫度及環(huán)境壓力，同時具有不需要外接長引線，標定和校準方法簡便等優(yōu)點。通常在正式的大當量實爆試驗之前，一般需要進行多次小當量的實驗，但每次實驗后測試工作人員必須取出測試裝置進行讀數(shù)，然后再次進行裝置防護、實驗，這樣耽誤很多時間，降低了總體實驗效率。鑒于以上分析，本論文把無線通信技術應用在存儲測試技術上，研發(fā)了沖擊波超壓無線式存儲測試系統(tǒng)，彌補了存儲測試技術在沖擊波超壓測試試驗中的不足。從上表中可以明顯看出，ZigBee技術與其他幾種技術相比是與我們的需求最相近的一種，所以我們選擇無線ZigBee技術。相比較，藍牙能工作數(shù)周，WiFi可工作數(shù)小時。 （4）容量大:ZigBee能夠采用的網(wǎng)絡結構有星狀、片狀和網(wǎng)狀，若干個子節(jié)點（最多254個）可由一個主節(jié)點管理；同時主節(jié)點還能夠由上一層網(wǎng)絡節(jié)點管理，所以，整個網(wǎng)絡結構可以組成最多65000個節(jié)點的大網(wǎng)。低功耗是ZigBee技術最具優(yōu)勢的特點，通過以上介紹，在通信狀態(tài)下的幾十mW和在省電模式下的幾十uW的功耗，決定了它在低功耗、低成本等要求方面是最佳的無線通信技術。這些特點使FPGA越來越多地取代了ASIC市場，特別是在小批量、多品種的產(chǎn)品需求方面，使FPGA成為首選。本論文章節(jié)安排如下：第一章介紹了本課題的研究背景和意義，分析了爆炸沖擊波信號特點、存儲測試技術現(xiàn)狀和無線通信技術現(xiàn)狀等；第二章根據(jù)課題要求，提出了測試系統(tǒng)的總體思路，對系統(tǒng)的主結構進行了規(guī)劃，并對系統(tǒng)的硬件和軟件進行了整體論述；第三章介紹了測試系統(tǒng)的硬件設計部分，包括電源管理模塊、模擬信號的放大濾波模塊、模/數(shù)轉換模塊、數(shù)據(jù)存儲模塊、usb讀數(shù)模塊、無線通信模塊等；第四章講述了測試系統(tǒng)的軟件設計部分，包括FPGA內(nèi)部的A/D控制程序設計，閃存存儲、讀數(shù)、擦除程序設計；USB讀數(shù)部分GPIF控制68013讀數(shù)軟件設計；計算機讀數(shù)程序和數(shù)據(jù)處理的設計等等；第五章對測試系統(tǒng)進行動態(tài)標定；第六章進行了實爆試驗；第七章對全文進行總結。（1） 量程范圍：0～,0～；（2） 系統(tǒng)帶寬：0～100kHz(177。應用這種技術的無線ZigBee通信設備，可以滿足測試系統(tǒng)的各項需求指標。（4） 本測試系統(tǒng)在讀取數(shù)據(jù)時采用USB串行接口讀數(shù)，數(shù)據(jù)讀取可靠，無讀數(shù)錯位與丟位現(xiàn)象。由于在本系統(tǒng)中存儲器采用的是閃存，其有存儲容量大、系統(tǒng)掉電數(shù)據(jù)不丟失的特點。適配器濾波放大電路A/DFLASH存儲器電源管理FPGA邏輯控制器電池無線從模塊控制平臺（主模塊）模擬模塊數(shù)字模塊計算機USB讀數(shù)模塊傳感器信號數(shù)字電源管理無線模塊殼體內(nèi)部 測試系統(tǒng)原理框圖測試系統(tǒng)工作過程如上圖所示：測試系統(tǒng)上電后、測試實驗開始前用計算機通過USB或者無線模塊對系統(tǒng)進行參數(shù)設置，設置完畢后系統(tǒng)進入循環(huán)采樣狀態(tài)，等待觸發(fā)。讀數(shù)時，系統(tǒng)重新上電，通過USB讀數(shù)模塊讀取閃存中的數(shù)據(jù)，直到數(shù)據(jù)讀取完為止。壓阻式傳感器的特點包括高靈敏度和分辨率高、工作頻帶寬等特點，但是除了靈敏度與擴散雜質的表面濃度和環(huán)境溫度的相互影響關系外，還應該注意在使用過程中如何能夠更好的避免或減輕傳感器輸出電壓受環(huán)境溫度影響的因素[26]。 113B27階躍響應曲線 113B28階躍響應曲線 ENDEVCO公司8530B階躍響應曲線bit點。激波管產(chǎn)生的是一標準階躍信號，作為系統(tǒng)輸入。ICP壓電傳感器內(nèi)的集成電路中包含了微電子學放大器，用于將高阻抗電荷轉換為低阻抗電壓輸出（177。傳感器供電電路根據(jù)傳感器的電壓(20V～30VDC)、電流(2～20mA)等性能指標的要求，進行電路設計。（3） 數(shù)字模塊的設計思路數(shù)字模塊是整個測試系統(tǒng)的核心部分，其主要完成模擬信號的模/數(shù)轉換，數(shù)字信號的存儲、讀取與擦除，控制整個測試系統(tǒng)工作狀態(tài)與時序邏輯。（5） USB讀數(shù)模塊的設計思路測試系統(tǒng)采用USB串行讀數(shù)。（6） 系統(tǒng)軟件設計軟件是測試系統(tǒng)重要組成部分之一，它主要包括FPGA軟件設計、USB軟件設計、和計算機軟件設計三部分。②數(shù)據(jù)讀取和數(shù)據(jù)處理部分是兩部分軟件中最重要的一部分，因為數(shù)據(jù)讀取是否成功直接影響到整個測試系統(tǒng)實驗測試結果的成功與否，數(shù)據(jù)處理的效果如何直接影響我們得到數(shù)據(jù)的精確度。實物見下圖： PCB公司ICP113B系列傳感器這兩種型號的傳感器的主要性能指標如下：（1） 量程 ： (113B27),(113B28)（2） 靈敏度： (113B27)，(113B28) mV/kPa（3） 分辨率： （4） 諧振頻率： ≥500kHz（5） 上升沿： ≤1μsec（6） 低頻響應： （7） 非線性度： ≤%FS（8） 驅動電壓： 20～30VDC（9）驅動電流： 2～20mA由傳感器的性能指標我們可以看到這兩種傳感器可以滿足我們測試系統(tǒng)的指標要求。傳感器的供電電壓和驅動電流的選定跟傳感器到測試系統(tǒng)之間引線的長短有關，一般引線越長需要的供電電壓和驅動電流越大。為了能夠方便的管理傳感器的工作狀態(tài)，本電路應用三極管的開關功能來實現(xiàn)對傳感器工作與否的控制。電源管理電路負責給整個電路各個部分提供工作電壓和管理某些器件的工作狀態(tài)。HEF4013芯片是由具有Set和復位的2個D型觸發(fā)器構成的，LP2985(LOUA)和LP2987(LOUA)都是具有關斷狀態(tài)的低噪聲線性/低壓降穩(wěn)壓器。C5=10ms的時間變?yōu)楦唠娖剑松仙卮偈笻EF4013的第一管腳由低變高即ONA由低變高。當測試系統(tǒng)測試完成時，F(xiàn)PGA產(chǎn)生的TC信號由低電平變?yōu)楦唠娖郊碒EF4013第四管腳和第十管腳清零端由低電平變?yōu)楦唠娖?，將ONA和ONB全部清零，致使LP2985芯片和LP2987芯片置零，VCC、VEE、VJJ全部變?yōu)榈碗娖剑瑥亩_到了給整個測試系統(tǒng)下電的效果。本系統(tǒng)要求測試距爆心不同距離的超壓，但傳感器的量程只有兩種，為了在不同測點能夠測試更精確，就需要改變信號的放大倍數(shù)來完成精確測試。由于本設計只有兩種放大倍數(shù)選擇，所以只用到一個控制管腳，它與無線模塊的單片機控制管腳相連來控制其電平狀態(tài)?？梢钥吹皆诜糯蟊稊?shù)為100倍的時候，響應頻率小于100KHz，所以在設置放大器放大倍數(shù)時應小于100倍。對于RC網(wǎng)絡中消耗的能量，壓控電壓源型低通濾波電路利用正反饋進行補償，但是如果反饋量過強將會降低電路穩(wěn)定性[29]。所以在使用此濾波電路設計有源濾波器時，一定要注意考慮好品質因數(shù)的選擇。根據(jù)公式由=,=，即C==,R==。具體的說，轉換的分辨率、誤差、噪聲和采樣頻率等都是影響轉換的因素[11]。： AD7484時序轉換圖在上圖中AD7484數(shù)據(jù)轉換時間最大為300ns；轉換信號低脈沖寬度必須介于5ns和100ns之間；轉換信號下降沿與AD7484開始轉換的忙信號下降沿的時間差最大為20ns；從數(shù)據(jù)轉換完成變?yōu)楦唠娖降桨褦?shù)據(jù)放置到AD7484的地址總線上的數(shù)據(jù)存取時間最大為25ns。在FPGA的設計過程中的基本設計目標是面積和速度的平衡與互換，一定要注意兩者的合理設計。此原則就是要求對設計系統(tǒng)的全局有個宏觀上的合理安排，比如時鐘域、模塊復用、約束等問題。另外測試系統(tǒng)采用了Flash存儲器來實現(xiàn)測試系統(tǒng)的循環(huán)采樣，由于FLASH存儲器存滿數(shù)據(jù)之后必須先進行擦除才能再寫進去，所以在閃存擦除的這段時間之內(nèi)，數(shù)據(jù)不能存進閃存，而必須存進其他空間。XC2S50在進行配置時，它給自己提供時鐘和所有的控制邏輯，將XCF01S內(nèi)部的PROM中的串行配置數(shù)據(jù)加載進XC2S50內(nèi)的RAM中。CCLK的每個上升沿到來時，XCF01S內(nèi)的地址計數(shù)器加1，下一個數(shù)據(jù)位將被送到XCF01S的DO數(shù)據(jù)輸出端，XC2S50在下一個CCLK上升沿到來時接受來自XCF01S的D0數(shù)據(jù)輸出端的數(shù)據(jù)，直到配置完成。： 閃存內(nèi)部結構示意圖由于K9F1908有16個行地址和12個列地址，而I/O口只有八位，所以每一次命令的發(fā)出，都需要有四個周期的時間來執(zhí)行。閃存忙信號的最大時間延時Bus=tRtWB=25μs100ns=，讀數(shù)時閃存能夠達到的最快讀取速度為：，但實際讀數(shù)中，卻很難達到這個速度。它在寫入完串行數(shù)據(jù)輸入命令80h、兩個列地址和兩個行地址后先將一頁(2k+64)byte數(shù)據(jù)寫入閃存，然后再寫入數(shù)據(jù)寫命令10h，之后經(jīng)過tPROG最小300μs最大700μs的編輯時間將數(shù)據(jù)保存在閃存內(nèi)。可見塊擦除操作是以塊為單位進行擦除操作的。: 閃存K9F1G的PCB原理圖，閃存外接電阻R7和電容C7。在整個測試系統(tǒng)中，無線模塊的作用主要是對測試系統(tǒng)進行上下電操作，在測試系統(tǒng)測試前對系統(tǒng)進行參數(shù)設置（包括采樣頻率、觸發(fā)方式等參數(shù)），對測試系統(tǒng)進行無線觸發(fā)。中心協(xié)調器是網(wǎng)絡的中心節(jié)點，負責網(wǎng)絡的發(fā)起組織、網(wǎng)絡維護和管理功能；路由器負責數(shù)據(jù)的路由中繼轉發(fā)；終端節(jié)點只進行本節(jié)點數(shù)據(jù)的發(fā)送和接收。其提供標準RS232和TTL收發(fā)兩種接口標準，RS232串口為TX、RX、GND三線工作模式；TTL為TX、RX2線工作模式。在這種模式下，主從網(wǎng)絡中必須有唯一的中心節(jié)點，中心節(jié)點發(fā)送數(shù)據(jù)必需目標地址，目標地址為2字節(jié)的MAC地址加在數(shù)據(jù)包前即可，非中心節(jié)點無需目標地址，默認發(fā)給中心節(jié)點。測試系統(tǒng)讀數(shù)采用USB串行讀數(shù)，將閃存的并行數(shù)據(jù)在FPGA的控制下讀出到計算機中。②由軟件控制讀/寫操作,其方式與狀態(tài)機相似,提高了數(shù)據(jù)傳輸?shù)姆€(wěn)定性[33]。其中，CY7C68013的GPIF引擎帶有自動傳輸數(shù)據(jù)結構的性質,這種特有的性質能夠使以主/從端點FIFO(8/16位數(shù)據(jù)總線)為ATA、EPP、DSP等的外圍設備,與主機通過CY7C68013無縫、高速地進行傳輸?shù)臄?shù)據(jù)。USB讀數(shù)模塊在GPIF的控制下向FPGA發(fā)送控制信號（CTL0～CTL5），F(xiàn)PGA根據(jù)控制信號運行閃存讀取數(shù)據(jù)程序，并根據(jù)讀數(shù)情況反饋給USB讀數(shù)模塊信號（RDY0～RDY5），USB讀數(shù)模塊根據(jù)反饋信號進行下一步輸出控制的發(fā)送，直到讀數(shù)完成。本設計中由于閃存是8位并行數(shù)據(jù)端，所以選擇8位數(shù)據(jù)線，即FD0～FD7。這四條信號線連接到FPGA上，根據(jù)FPGA內(nèi)部程序控制閃存的讀取數(shù)據(jù)和擦除數(shù)據(jù)。這兩個信號端都輸入到GPIF中作為決策點。ADR0～ADR8 (輸出):GPIF為外部設備提供的地址線，本設計沒有使用此地址線。：測試系統(tǒng)軟件設計FPGA控制程序設計AD數(shù)據(jù)轉換控制閃存讀寫與擦除控制USB讀數(shù)程序設計GPIF讀數(shù)波形圖GPIF擦除波形圖計算機軟件程序設計讀數(shù)閃存擦除波形輸出讀取文件頻譜分析 軟件設計內(nèi)容在用FPGA進行編程的時候，選擇開發(fā)軟件為Xilinx ISE ，用硬件編程語言VHDL對各個器件進行描述。FPGA內(nèi)部程序原理框圖和程序設計圖如下所示：AD控制部分參數(shù)設置部分fifo數(shù)據(jù)緩存控制閃存存儲、讀數(shù)、擦除部分A/D14位數(shù)據(jù)參數(shù)設置8位并行數(shù)據(jù)參數(shù)命令參數(shù)命令數(shù)據(jù)輸出USB讀數(shù)擦除命令8位并行數(shù)據(jù) FPGA內(nèi)部邏輯原理框圖 FPGA內(nèi)部邏輯圖AD7484是14位模數(shù)轉換器，除了應用典型接法電路外，只需要將采樣頻率提供給它，它就可以按照采樣頻率完成模數(shù)轉換。當系統(tǒng)處于存狀態(tài)時，其值為1，convst輸出；當系統(tǒng)處于讀取數(shù)據(jù)或擦除數(shù)據(jù)狀態(tài)時，其值為0，convst停止輸出。cyplh，cypll：參數(shù)設置管腳，控制采樣頻率，“00”1MHz采樣；“01”500KHz采樣；“10”250KHz采樣；“11”125KHz采樣。這部分的時序仿真圖如下圖所示： 控制AD程序仿真圖由仿真圖可以看出，(1)當fosc經(jīng)過N個周期后，清零信號clr由低電平變?yōu)楦唠娖?，完成清零目的?2)由全局時鐘fosc到采樣頻率convst為20分頻，時鐘fosc由外部20MHz晶振提供，所以convst采樣頻率為1MHz,其他設計均與前期程序設計相符。在此部分設計中，我們在完成設計功能目的的同時簡化了設計思路，優(yōu)化了程序設計內(nèi)容；分模塊進行編寫，便于維護。在往閃存里面寫數(shù)據(jù)的時候，先寫低位或高位字節(jié)都可以，但一定要注意數(shù)據(jù)讀數(shù)的時候也要先讀低位或高位字節(jié)，以免出現(xiàn)數(shù)據(jù)讀取高低位錯位的問題。而此時程序跳往下一個存儲單元繼續(xù)進行循環(huán)采樣。如果系統(tǒng)已經(jīng)觸發(fā)，則塊計數(shù)開始計數(shù)，單次觸發(fā)塊計數(shù)大小為10M，多次重觸發(fā)塊計數(shù)大小為1M，存滿自動跳到下一單元內(nèi)進行循環(huán)采樣。下面給出一條用信號發(fā)生器給系統(tǒng)提供10kHz正弦波的多次觸發(fā)數(shù)據(jù)曲線。在我們的設計中負延遲部分設置為128k字即為閃存的2塊，每一次觸發(fā)的存儲容量是1M字即閃存的16塊。在進行擦除命令時閃存只需要把行地址輸入到閃存，在擦除命令下就可以完成擦除任務。其中固件設計是此部分程序設計的核心，它在設備CPU中運行。使用GPIF模式進行數(shù)據(jù)讀取的關鍵是構造GPIF波形描述符、設計GPIF波形圖。CTL輸出：我們用到四條輸出線CTL0、CTLCTLCTL3，分別表示輸出到FPGA的閃存 GPIFDesigner軟件設計的CY7C68013與數(shù)字模塊的連接圖讀取數(shù)據(jù)使能read、閃存擦除數(shù)據(jù)使能ere、閃存讀數(shù)據(jù)時鐘jre，F(xiàn)PGA讀取、擦除數(shù)據(jù)驅動時鐘jclk