【正文】 伺服系統(tǒng)的伺服周期一般都在ms級(jí)，1ms即可滿足伺服性能。同時(shí)由表42知，位置信息獲取的請(qǐng)求循環(huán)率最大為25KHZ，即40us，所以完成一次位置數(shù)據(jù)獲取的時(shí)間應(yīng)滿足式（42） 40sT1ms （42）下面驗(yàn)證此時(shí)的數(shù)據(jù)傳輸能力是否滿足式（42）要求： （43）所以500KHZ的MA時(shí)鐘可以滿足系統(tǒng)需求,實(shí)際的請(qǐng)求循環(huán)率為1/92us=。圖4 5 基于MA與MA_delayed信號(hào)的光柵通信原理示意圖 合理的MA信號(hào)對(duì)成功讀取位置信息起著關(guān)重要的作用：MA信號(hào)不僅控制著對(duì)光柵端位置輸出信號(hào)SLO的激勵(lì)，而且同時(shí)驅(qū)動(dòng)著FPGA內(nèi)部的信號(hào)讀取邏輯，這兩個(gè)邏輯功能都是邊沿觸發(fā)的，單一的MA信號(hào)不完成以上兩種功能，需要外加一個(gè)與MA同頻率、且滯后時(shí)間的MA_delayed信號(hào)，工作原理如圖45所示。由表42知，信號(hào)在在電纜中傳輸所經(jīng)歷的來回行程（例如，從主伺服到光柵，再回到主伺服）延遲約為10ns/m，光柵內(nèi)的內(nèi)部傳播延遲 （44）。綜合考慮而這的延遲，取。這樣就確保了由MA信號(hào)驅(qū)動(dòng)的光柵輸出信號(hào)能夠被FPGA內(nèi)部的信號(hào)讀取模塊正確捕捉。 基于BissC協(xié)議的絕對(duì)位置信號(hào)獲取 用VHDL語言編寫絕對(duì)式BissC光柵信號(hào)解碼模塊，其基本邏輯流程如圖46所示。FPGA輸出MA時(shí)鐘信號(hào)驅(qū)動(dòng)光柵作出響應(yīng)，通過幾步的前期通信確定光柵已準(zhǔn)備好后，F(xiàn)PGA將SLO線上收到的串行數(shù)據(jù)按位接收、存儲(chǔ)，篩去起始位、“0”位，通過對(duì)誤差位、警告位和CRC位的檢驗(yàn)，確定數(shù)據(jù)接收結(jié)果的正確性。驗(yàn)證正確無誤后輸出26bit的位置數(shù)據(jù)供DSP讀取。 將VHDL語言文件封裝成較為形象的圖形功能模塊，方便在FPGA文件的頂層設(shè)計(jì)實(shí)體中調(diào)用。經(jīng)過實(shí)際測(cè)試，基于BissC協(xié)議的通信已完成并調(diào)試成功，可以正確獲取光柵角位置，工作穩(wěn)定，速率滿足預(yù)期設(shè)計(jì)目標(biāo)。用嵌入式邏輯分析儀SignalTapII進(jìn)行硬件實(shí)時(shí)仿真，運(yùn)行結(jié)果如圖47所示，其中SLO_ack、SLO_ready、 SLO_start 和SLO_zero為內(nèi)部邏輯測(cè)試信號(hào)。 圖4 6 BissC信號(hào)讀取模塊邏輯流程圖圖4 7 光柵BissC通信硬件測(cè)試邏輯結(jié)果 光電編碼器信號(hào)解碼模塊 傳統(tǒng)的光電編碼器，一般通過A、B、Z三路輸出表示轉(zhuǎn)軸位置，其中A、B為相位相差90176。的方脈沖信號(hào)，經(jīng)過QEP(正交解碼)電路，可以獲得編碼器轉(zhuǎn)軸轉(zhuǎn)動(dòng)方向信號(hào)和四倍于A/B的脈沖信號(hào)，這樣就提高了位置測(cè)量分辨率。通過FPGA內(nèi)部的計(jì)數(shù)邏輯，我們就可以得到表示當(dāng)前位置信號(hào)的計(jì)數(shù)值，同時(shí)，為了指示零位，編碼器每周還會(huì)輸出一個(gè)零位脈沖Z，用以計(jì)數(shù)器清零。本系統(tǒng)FPGA內(nèi)的位置轉(zhuǎn)換邏輯示意如圖48所示。圖4 8 增量式位置信號(hào)讀取示意圖濾噪功能塊將A、B、Z三路信號(hào)每路都通過四級(jí)D觸發(fā)器，假設(shè)D觸發(fā)器的觸發(fā)時(shí)鐘頻率為，則小于時(shí)間的噪聲尖峰都將被濾除，以此實(shí)現(xiàn)數(shù)字濾波。四倍頻功能塊實(shí)現(xiàn)兩個(gè)功能：將濾噪后的A、B信號(hào)按90176。相位差的特點(diǎn)獲得四倍頻信號(hào)；以A、B信號(hào)相位先后為判別依據(jù)，產(chǎn)生方向信號(hào)。計(jì)數(shù)器功能塊是用VHDL語言編寫的帶計(jì)數(shù)方向和異步清零控制功能的計(jì)數(shù)器，它的計(jì)數(shù)結(jié)果代表編碼器的當(dāng)前絕對(duì)位置值。當(dāng)外部有讀取通知時(shí)，鎖存器將計(jì)數(shù)器當(dāng)前計(jì)數(shù)值鎖存，防止在讀取操作時(shí)計(jì)數(shù)值變化造成的誤讀。對(duì)本模塊進(jìn)行時(shí)序仿真，結(jié)果如圖49和410所示，上面圖為正向轉(zhuǎn)動(dòng)時(shí)計(jì)數(shù)器加，下圖反向轉(zhuǎn)動(dòng)計(jì)數(shù)器減，過零時(shí)計(jì)數(shù)結(jié)果自動(dòng)歸零，CLR引腳可以有效進(jìn)行清零。圖4 9 光電編碼器信號(hào)解碼模塊硬件仿真結(jié)果圖圖4 10光電編碼器信號(hào)解碼模塊硬件仿真結(jié)果圖經(jīng)過實(shí)際測(cè)試，光電編碼器信號(hào)解碼模塊可以正確讀取LECS15000BM型編碼器的信號(hào)，性能良好。 外部存儲(chǔ)器擴(kuò)展模塊同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的特點(diǎn)是靠電容電荷存儲(chǔ)信息，需要定時(shí)刷新，其尺寸往往比較小，結(jié)構(gòu)緊湊，但是無法進(jìn)行在FPGA內(nèi)綜合[37]，所以需要片外的獨(dú)立器件。K4S641632是64Mb的SDRAM，信號(hào)兼容LVTTL，支持自動(dòng)刷新，有16bit/8bit兩種數(shù)據(jù)總線形式，本系統(tǒng)采用16bit位寬模式，8bit模式不介紹，其引腳功能如表43所示。表4 3K4S641632引腳功能圖引腳名稱引腳功能CLK芯片時(shí)鐘，上升沿有效CKE時(shí)鐘使能，高電平有效A0A11行、列地址(分時(shí)復(fù)用)BA0BA1Bank地址/RAS行地址使能，低有效/CAS列地址使能，低有效/WE寫使能,低有效DQM數(shù)據(jù)屏蔽，高有效DQ0DQ15數(shù)據(jù)輸入輸出/CS片選，低有效同時(shí)，根據(jù)RAS、CAS、WE三個(gè)引腳的不同電平狀態(tài)，其分別自定義了命令名稱以代表不同組合的功能，如表44所示。表4 4 K4S641632操作命令命令操作方法功能命令符RASCASWE空操作NOP111激活頁ACT011讀RD101寫WR100停止突發(fā)操作BT110預(yù)充電PCH010刷新ARF001配置寄存器MRS000 K4S641632的操作在對(duì)K4S641632進(jìn)行讀寫操作之前要通過片上寄存器設(shè)置其工作模式，具體流程如下: ①上電，加時(shí)鐘；②CKE=DQM=‘1’；③NOP操作300us；④PCH操作；⑤3次ARF操作。然后通過MRS命令來對(duì)K4S641632的模式寄存器進(jìn)行設(shè)置，執(zhí)行MRS操作期間A9A0引腳復(fù)用為寄存器設(shè)置數(shù)據(jù)輸入功能。模式寄存器的位含義見表，本系統(tǒng)將其設(shè)為‘000000100010’，即突發(fā)傳輸為4，CAS延時(shí)期為2。 初始化完成之后就要分步驟進(jìn)行如下操作：片選，Bank選定，選定Bank的行尋址激活，兩個(gè)時(shí)鐘周期之后進(jìn)行列地址的尋址激活。注：行地址與列地址線是分時(shí)復(fù)用的，且無相關(guān)的外部切換控制引腳，K4S641632是通過一定時(shí)間的等待之后自動(dòng)實(shí)現(xiàn)引腳功能切換的。具體的存儲(chǔ)單元在Bank、行、列地址選定之后就確定了，然后就可以通過DQn引腳進(jìn)行數(shù)據(jù)讀寫了。K4S641632的操作流程如圖411所示。圖4 11 K4S641632的操作流程 了解了K4S641632的操作原理之后，利用VHDL語言編寫了如圖412所示的幾個(gè)功能模塊，實(shí)現(xiàn)對(duì)K4S641632的控制。圖4 12 K4S641632SDRAM控制模塊功能框圖為了驗(yàn)證最后的本功能塊的性能，對(duì)其進(jìn)行仿真得圖413所示邏輯波形，經(jīng)對(duì)比K4S641632的IO邏輯，確定本模塊功能可以實(shí)現(xiàn)。圖4 13K4S641632控制模塊仿真邏輯圖 外部AD/DA擴(kuò)展模塊本模塊擴(kuò)展了兩種數(shù)模轉(zhuǎn)換器件的操作接口，分別是AD976和TLC7226。 AD976 控制模塊的實(shí)現(xiàn) AD976是轉(zhuǎn)換頻率可達(dá)100KSPS的高速16位并行輸出AD轉(zhuǎn)換器，單端5V供電，測(cè)量電壓范圍可達(dá)177。10V，控制簡(jiǎn)單。對(duì)該外擴(kuò)模塊的設(shè)計(jì)如圖414所示，各引腳功能如表45所示。圖4 14 外圍功能擴(kuò)展模塊之AD976電路圖表4 5 AD976引腳功能引腳號(hào)名稱功能3REF提供外部參考電壓6,713,22Dn16位轉(zhuǎn)換結(jié)果并行輸出，/CS為高或R//C為低時(shí)高阻態(tài)23BYTE高低8位輸出互換24R//C讀/轉(zhuǎn)換輸出，下降沿觸發(fā)轉(zhuǎn)換，上升沿使能輸出25/CS片選26/BUSYAD忙輸出，轉(zhuǎn)換開始直至結(jié)束前保持低，上升沿表示輸出有效 用VHDL語言編寫了如415圖所示的AD976控制模塊。clkin為時(shí)鐘輸入端；R//C為輸出至AD的占空比1:9的100k信號(hào)，用以觸發(fā)器轉(zhuǎn)換功能，使AD工作于最大轉(zhuǎn)換速率下；/CS為輸出給AD的片選；datain[15..0]為AD轉(zhuǎn)換結(jié)果輸入；adbusy為AD數(shù)出的忙狀態(tài)信號(hào)，上升沿表示AD輸出結(jié)果有效，本模塊用以觸發(fā)對(duì)datain[15..0]的邏輯鎖存，輸出dataout[15..0]給DSP。圖4 15 AD976控制模塊 對(duì)本模塊的仿真結(jié)果如圖416所示。經(jīng)實(shí)際測(cè)試，本模塊工作可靠，能實(shí)現(xiàn)在AD976最大轉(zhuǎn)換頻率下的可靠運(yùn)行。圖4 16 AD976控制模塊仿真結(jié)果 TLC7226 控制模塊的實(shí)現(xiàn) TLC7226為4通道，8位并行輸入DA轉(zhuǎn)換器，其控制簡(jiǎn)單，此處不單獨(dú)介紹。 多周期等精度同步測(cè)頻模塊 測(cè)頻原理傳統(tǒng)的基于T法和M法的測(cè)頻方法有很明顯的應(yīng)用局限和測(cè)頻誤差，本節(jié)介紹了一種多周期等精度同步測(cè)頻法的測(cè)頻原理，并在FPGA中得以實(shí)現(xiàn)[38][39]。 如圖417所示，由閘門時(shí)間輸出單元輸出目標(biāo)測(cè)量時(shí)間——閘門時(shí)間Tgate，但是其實(shí)際測(cè)量時(shí)間Ttri不是固定的，是由被測(cè)脈沖f1經(jīng)D觸發(fā)器對(duì)外部輸入Tgate隨機(jī)觸發(fā)而得的，如圖中所示這保證了Ttri是1/f1的整數(shù)倍，Tgate不包含可計(jì)算信息，避免了因?yàn)椴煌蕉鴮?dǎo)致的頻率計(jì)數(shù)時(shí)間內(nèi)的計(jì)數(shù)結(jié)果包含177。1個(gè)被測(cè)信號(hào)的計(jì)數(shù)誤差。圖4 17 測(cè)頻模塊實(shí)現(xiàn)原理示意圖設(shè)際測(cè)量時(shí)間Ttri內(nèi)，計(jì)數(shù)器對(duì)、信號(hào)的計(jì)數(shù)結(jié)果分別為nn2，則有 （45）可以看出，隨著的變化，的測(cè)量精度只與決定于n1 、n2和，與其自身無關(guān)，即“等精度”概念。如圖417所示編寫好各功能單元的功能塊，下載到FPGA中硬件測(cè)試，當(dāng)閘門時(shí)間設(shè)為100ms，由信號(hào)發(fā)生器發(fā)生標(biāo)準(zhǔn)的頻率確定的方波，經(jīng)FPGA測(cè)試，當(dāng)在1MHZ~10HZ可以準(zhǔn)確、即時(shí)測(cè)得的頻率值，且當(dāng)f1≤100KHZ時(shí)，其測(cè)量結(jié)果誤差≤‰。 經(jīng)分析，誤差源主要來自于對(duì)參考頻率的計(jì)數(shù)操作仍是非同步的，計(jì)數(shù)結(jié)果n2會(huì)存在177。1的誤差。通過增大參考信號(hào)頻率的值可以減小這種誤差、提高測(cè)量精度，但是的提高會(huì)受到兩個(gè)因素的限制：計(jì)數(shù)器的工作頻率和計(jì)數(shù)字長(zhǎng)增大導(dǎo)致的測(cè)量時(shí)間增長(zhǎng)。所以在測(cè)量時(shí)實(shí)性和測(cè)量精度方便要權(quán)衡利弊，做好取舍。 基于DDFS技術(shù)的信號(hào)發(fā)生模塊 DDFS原理簡(jiǎn)介信號(hào)發(fā)生功能在工程中應(yīng)用廣泛，如正弦信號(hào)最典型的應(yīng)用是對(duì)某未知系統(tǒng)進(jìn)行掃頻以測(cè)試其傳輸特性然后可以獲得該系統(tǒng)的模型。本功能模塊實(shí)現(xiàn)了幾種常用信號(hào)正弦波、鋸齒波、三角波、方波的發(fā)生功能。方波的發(fā)生原理相對(duì)簡(jiǎn)單，通過對(duì)基頻波的分頻就可以得到相應(yīng)頻率的方波。正弦波、鋸齒波、三角波的實(shí)現(xiàn)是基于直接數(shù)字頻率合成(DDFS)技術(shù)實(shí)現(xiàn)的[40][41]。直接數(shù)字頻率合成是一種對(duì)基準(zhǔn)頻率按一定的轉(zhuǎn)換算法變換成多種頻率值和波形信號(hào)的技術(shù)，其合成信號(hào)具有極快的變頻速度，且輸出的信號(hào)具有連續(xù)的相位，易于數(shù)字化實(shí)現(xiàn)[45]。本模塊的設(shè)計(jì)便是基于簡(jiǎn)單的DDFS原理，在FPGA中實(shí)現(xiàn)了具有頻率可調(diào)的正弦波、鋸齒波、三角波發(fā)生功能的簡(jiǎn)單信號(hào)發(fā)生器。三者發(fā)生原理相近，下面就正弦信號(hào)發(fā)生模塊為例進(jìn)行闡述。一個(gè)幅值歸一、初始相位為零、單頻的簡(jiǎn)單正弦信號(hào)可表示為 （46）對(duì)其以Tc為周期進(jìn)行采樣，則其離散化的波形序列為 （47）即相位序列為 （48）可得每步的相位增量為 （49）將2π分成等份作為最小量化單位，假設(shè)隨著序列自變量n的增加，相位的變化為：每次增加M個(gè)等份，即相位增量為 （410）由(49)和(410)兩式可得 （411）根據(jù)香濃采樣定理，必須有，則有。根據(jù)式（410），當(dāng)不變時(shí)，改變輸出信號(hào)的頻率的方式有兩種： （1）在基準(zhǔn)時(shí)鐘信號(hào)頻率確定的情況下，通過改變M的大小，就可以改變輸出正弦信號(hào)的頻率，M又稱頻率控制字；（2）在相位步增量M一定的情況下，通過改變基準(zhǔn)頻率來改變信號(hào)的頻率，且二者呈線性關(guān)系。正弦信號(hào)的幅值就是當(dāng)前相位值的函數(shù)，得到當(dāng)前相位就可以計(jì)算當(dāng)前幅值。但是由于正弦函數(shù)幅相關(guān)系為非線形函數(shù)，實(shí)時(shí)計(jì)算將會(huì)使計(jì)算單元有很大的時(shí)間開銷，一般通過查表的方法來快速獲得幅度值。廣泛使用的方法是通過定制ROM存儲(chǔ)器來存儲(chǔ)相位序列號(hào)所對(duì)應(yīng)的幅值，然后輸入序列號(hào)對(duì)應(yīng)地址來輸出幅值的方式解決幅相對(duì)應(yīng)問題。圖4 18 直接數(shù)字信號(hào)合成功能實(shí)現(xiàn)模塊圖DDFS的功能構(gòu)成如圖418所示，相位累加器對(duì)頻率控制字M以基頻速率累加，輸出N位地址地址至幅值查找表得代表幅值的Q位數(shù)值，經(jīng)D/A轉(zhuǎn)換后輸出帶有高頻分量的階梯正弦波，然后經(jīng)LPF平滑后輸出。 實(shí)現(xiàn)方法本設(shè)計(jì)選擇的DA和低通濾波芯片分別為TLC7226CN和MAX280。TLC7226是四通道八位快速AD，按供電電源不同其工作頻率也不同，但是總能達(dá)到兆級(jí)速度；MAX280是截止頻率外部可調(diào)的五階LPF。它們的控制方法和電路設(shè)計(jì)簡(jiǎn)單，此處不做介紹。FPGA中的實(shí)現(xiàn)的是相位累加器部分和幅值查找表。本設(shè)計(jì)的ROM的存儲(chǔ)器地址N=幅值數(shù)據(jù)位Q=8，由于本模塊的設(shè)計(jì)的周期細(xì)分?jǐn)?shù)為26=64份，當(dāng)M增大時(shí)，信號(hào)的復(fù)現(xiàn)質(zhì)量會(huì)有很大影響。所以本設(shè)計(jì)中取M=1，依靠改變基頻來改變頻率值。FPGA內(nèi)實(shí)現(xiàn)DDS的各模塊與A/D和LPF器件的實(shí)際連接如圖419所示。本模塊對(duì)60M工作頻率分頻獲得受控基頻，所以正弦信號(hào)輸出頻率為。設(shè)計(jì)正弦信號(hào)目標(biāo)頻率范圍為5K~1HZ，則為320K~64HZ。FPGA中的設(shè)計(jì)難點(diǎn)是通過60M的工作頻率