【正文】 Z85V5V9GNDGND圖3 12 A/B/Z和MA/SLO信號的差分轉換電路具體的電路實現(xiàn)如圖312所示。 U7具有雙路異向差分信號轉換功能，通過跳線選擇，U7可以實現(xiàn)絕對式模式下單線MA信號到雙線MA+/MA的輸出轉換和增量式模式下雙線Z+/輸入信號到單線Z信號的轉換。為了兼容其他的各種通信接口，綜合應用模塊設計了兩路40針I(yè)DE插槽，在FPGA上設計相應的邏輯功能就可以實現(xiàn)多接口的兼容，比如可以擴展外部的AD、DA和存儲器等。圖3 13 綜合應用模塊通用接口設計28335的片上通信接口種類豐富[2628]，有eCAN、SPI、SCI和I2C等，為了以后開展基于DSP的各種通信實驗，這些接口在綜合應用模塊板卡上都得到了擴展設計，同時利用FPGA的高度可編程能力，也可以在FPGA上編寫通信邏輯實現(xiàn)相應的通信功能。圖3 14 綜合應用模塊SCI接口設計CAN通信芯片為SN65HVD232，它是為遵循ISO11898標準的CAN物理層通信而設計的專用芯片，可達1Mbps的通信速率，電路設計如圖315所示。圖3 16 綜合應用模塊SPI、I2C接口設計如圖317所示，以上四種接口可以分別通過撥碼開關switch2選擇與DSP或者FPGA連接。即同時只能有一個主機（DSP /FPGA）通過一種接口（SPI/SCI/I2C/CAN）與外部相連。通過這些連接位，二者可以實現(xiàn)直接的數(shù)據(jù)交互，如圖318所示。測控卡的工作模式有兩種：一種是單卡執(zhí)行測控工作；另一種是多卡通過以太網(wǎng)通信模塊構成網(wǎng)絡，聯(lián)網(wǎng)運行。 以太網(wǎng)通信芯片簡介本系統(tǒng)選用的接口芯片典型技術特性及優(yōu)勢有：高速網(wǎng)絡數(shù)據(jù)傳輸，可達50Mbps；支持OSI模型中1~4層的硬件實現(xiàn)；內(nèi)嵌10/100 Base TX以太網(wǎng)物理層；軟硬件混合TCP/IP協(xié)議：TCP、UDP、ICMP、IPvAR、PPPPoE；8個獨立傳輸層端口同時、獨立連接；支持并行總線數(shù)據(jù)傳輸；128K的數(shù)據(jù)收發(fā)緩沖區(qū)，且可以動態(tài)進行分配調整；外部25MHZ，內(nèi)部鎖相環(huán)倍頻至150 MHZ。圖3 19 以太網(wǎng)協(xié)議專用接口芯片內(nèi)部功能示意圖利用接口芯片開發(fā)以太網(wǎng)通信功能，省卻了對復雜的TCP/IP協(xié)議棧的細化研究，開發(fā)相對簡便，能夠方便快速地搭建一個多端點的通信網(wǎng)絡，進行數(shù)據(jù)的聯(lián)網(wǎng)傳輸，同時很好地利用了PC機網(wǎng)卡、網(wǎng)口等既有硬件設施，可以實現(xiàn)有很高的性價比。接口芯片已經(jīng)完成了以太網(wǎng)通訊的大部分功能，另外本模塊選用了帶有信號傳輸變壓器的RJ45網(wǎng)線插口MAGJACK。 電源構成和時鐘生成，可以直接對其解耦和數(shù)模分離后重新引入芯片供電端，這極大簡化了電源部分的設計。時鐘生成部分由一個25MHZ的晶振和兩個18pF的陶瓷電容組成振蕩電路，經(jīng)片上PLL倍頻生成150M系統(tǒng)時鐘。如圖，可以根據(jù)自己的選擇焊接相應電阻。由于本系統(tǒng)不涉及其他應用方式，已在電路設計時將TEST_MODE[3..0]全部拉低，即“0000”選擇正常運行模式。與MAGJACK接口的連接形式固定，對兩對四線的差分線要通過電阻和電容濾波電路提高信號質量。圖3 21 網(wǎng)線接口設計 電路設計注意事項及硬件調試方法高速信號系統(tǒng)在進行PCB板設計時關于信號完整性有一些方需要注意的事項：高速信號走線時信號回流路徑（地）要盡可能與信號去線在臨近兩層信號層上保持拓撲結構的一致，這樣兩線的信號磁場會基本抵消，關鍵信號可以設計專用的信號回流地線[34]；信號線變向時要以鈍角或圓角形式，同一路徑的信號線寬窄要保持不變以形成均勻傳輸線，防止傳輸線的變化導致的特性阻抗不定，從而降低信號反射，減小對信源的干擾；死銅一定要去除，否則不但起不到屏蔽干擾的效果，反而會加劇信號耦合；每個芯片都在電源引腳的盡可能近處放置小容量的解耦電容，濾除高頻的紋波干擾提升電源性能；大容量電容在高頻時呈現(xiàn)一定的感抗特性（鋁電解電容尤其明顯），所以宜并聯(lián)一個小容量電容以提升高頻特性。 本章小結本章完成了信號采集控制卡各模塊和以太網(wǎng)接口獨立模塊的硬件設計，對相關功能列出了設計注意事項及適應本系統(tǒng)功能要求的設計特點，經(jīng)過元器件的焊接與整卡聯(lián)調，各項功能正常，章末列出了一些電路設計時候關于信號完整性方面的一些注意事項與設計、調試經(jīng)驗。 QuartusII環(huán)境下FPGA多功能的實現(xiàn)由于本系統(tǒng)選用的是Altera公司的FPGA，因此開發(fā)環(huán)境選擇QuartusII。QuartusII豐富的LPM宏功能模塊是Altera團隊開發(fā)的成熟的底層功能模塊，構建復雜高級系統(tǒng)時充分利用這些模塊可以有效提高系統(tǒng)穩(wěn)定性、縮短開發(fā)周期、簡化設計的復雜度。其中QuartusII提供了功能強大的在線硬件仿真方式—嵌入式邏輯分析儀SignalTapII，可以幫助開發(fā)人員在線實時觀察FPGA內(nèi)部寄存器、信號線的變化。圖4 1 FPGA開發(fā)流程 FPGA功能模塊概覽圖4 2 FPGA片上邏輯功能塊及關系示意圖FPGA作為測控卡的協(xié)處理器，主要功能在于增強系統(tǒng)的兼容性與可擴展性，只要在FPGA內(nèi)植入相應邏輯，就可以為系統(tǒng)擴展多樣的接口。如圖42所示，F(xiàn)PGA片上編寫了豐富的功能模塊[31][32][36]，主要包括信號發(fā)生模塊、外部存儲器擴展模塊、光柵/編碼器信號解碼模塊、測頻模塊等。這些功能塊極大提升了測控系統(tǒng)的信號測量和控制能力，方便了以本測控系統(tǒng)為平臺開展各種實驗與工程應用。 DSP與FPGA通信模塊測控卡是基于多任務工作方式的，F(xiàn)PGA上會同時有多個功能塊被DSP分配了任務而處于工作狀態(tài)，為了協(xié)調好FPGA片上諸多功能模塊與DSP進行高質量的通信，本系統(tǒng)編寫了專用的通信控制功能塊，通過簡單的接口協(xié)議實現(xiàn)二者的數(shù)據(jù)交互。圖4 3 DSP與FPGA通信邏輯示意圖各信號線與DSP對應引腳的連接和功能如表41所示。功能塊7，如果某一功能塊未分配任務，則數(shù)據(jù)輪詢時對其缺??；②任務輪放、中斷輪詢，當某些任務實時性要求比較強時，DSP接受XINT1引腳的中斷請求[29]，并通過查詢requ[2..0]的信息以執(zhí)行對相應功能塊的讀寫操作。 BissC協(xié)議光柵通信模塊 BissC接口協(xié)議介紹 本系統(tǒng)采用的絕對式位置光柵的通信協(xié)議為BissC模式，這是一種用于從光柵采集位置數(shù)據(jù)的快速同步單工串行主從接口，其數(shù)據(jù)獲取方便，容錯性強，通信速率高。 主接口通過發(fā)出通訊時鐘信號來控制數(shù)據(jù)獲取時序和數(shù)據(jù)傳輸速率，從接口通過接收到的時鐘信號來向主接口返回數(shù)據(jù)信息。圖4 4 BissC通信協(xié)議數(shù)據(jù)格式信號傳輸線由兩對相向的差分線耦組成，數(shù)據(jù)格式如44所示。26bit的位置數(shù)據(jù)可得光柵位置檢測分辨率為 （41） ，不會使系統(tǒng)的控制精度在理論上受限。光柵數(shù)據(jù)手冊相關極限值如表42所示，MA的時鐘速度要求在250KHZ到10MHZ之間，為了降低線纜延遲的影響，盡量選擇低的MA頻率，同時還要兼顧伺服周期的限制，確保在伺服周期內(nèi)足以傳輸所有串行數(shù)據(jù)位。此類伺服系統(tǒng)的伺服周期一般都在ms級，1ms即可滿足伺服性能。圖4 5 基于MA與MA_delayed信號的光柵通信原理示意圖 合理的MA信號對成功讀取位置信息起著關重要的作用：MA信號不僅控制著對光柵端位置輸出信號SLO的激勵，而且同時驅動著FPGA內(nèi)部的信號讀取邏輯，這兩個邏輯功能都是邊沿觸發(fā)的，單一的MA信號不完成以上兩種功能，需要外加一個與MA同頻率、且滯后時間的MA_delayed信號，工作原理如圖45所示。綜合考慮而這的延遲，取。 基于BissC協(xié)議的絕對位置信號獲取 用VHDL語言編寫絕對式BissC光柵信號解碼模塊，其基本邏輯流程如圖46所示。驗證正確無誤后輸出26bit的位置數(shù)據(jù)供DSP讀取。經(jīng)過實際測試，基于BissC協(xié)議的通信已完成并調試成功，可以正確獲取光柵角位置，工作穩(wěn)定，速率滿足預期設計目標。 圖4 6 BissC信號讀取模塊邏輯流程圖圖4 7 光柵BissC通信硬件測試邏輯結果 光電編碼器信號解碼模塊 傳統(tǒng)的光電編碼器，一般通過A、B、Z三路輸出表示轉軸位置，其中A、B為相位相差90176。通過FPGA內(nèi)部的計數(shù)邏輯，我們就可以得到表示當前位置信號的計數(shù)值，同時，為了指示零位，編碼器每周還會輸出一個零位脈沖Z，用以計數(shù)器清零。圖4 8 增量式位置信號讀取示意圖濾噪功能塊將A、B、Z三路信號每路都通過四級D觸發(fā)器，假設D觸發(fā)器的觸發(fā)時鐘頻率為，則小于時間的噪聲尖峰都將被濾除，以此實現(xiàn)數(shù)字濾波。相位差的特點獲得四倍頻信號；以A、B信號相位先后為判別依據(jù)，產(chǎn)生方向信號。當外部有讀取通知時，鎖存器將計數(shù)器當前計數(shù)值鎖存，防止在讀取操作時計數(shù)值變化造成的誤讀。圖4 9 光電編碼器信號解碼模塊硬件仿真結果圖圖4 10光電編碼器信號解碼模塊硬件仿真結果圖經(jīng)過實際測試，光電編碼器信號解碼模塊可以正確讀取LECS15000BM型編碼器的信號，性能良好。K4S641632是64Mb的SDRAM，信號兼容LVTTL，支持自動刷新，有16bit/8bit兩種數(shù)據(jù)總線形式，本系統(tǒng)采用16bit位寬模式，8bit模式不介紹，其引腳功能如表43所示。表4 4 K4S641632操作命令命令操作方法功能命令符RASCASWE空操作NOP111激活頁ACT011讀RD101寫WR100停止突發(fā)操作BT110預充電PCH010刷新ARF001配置寄存器MRS000 K4S641632的操作在對K4S641632進行讀寫操作之前要通過片上寄存器設置其工作模式，具體流程如下: ①上電，加時鐘；②CKE=DQM=‘1’；③NOP操作300us；④PCH操作；⑤3次ARF操作。模式寄存器的位含義見表，本系統(tǒng)將其設為‘000000100010’，即突發(fā)傳輸為4，CAS延時期為2。注：行地址與列地址線是分時復用的，且無相關的外部切換控制引腳，K4S641632是通過一定時間的等待之后自動實現(xiàn)引腳功能切換的。K4S641632的操作流程如圖411所示。圖4 12 K4S641632SDRAM控制模塊功能框圖為了驗證最后的本功能塊的性能，對其進行仿真得圖413所示邏輯波形，經(jīng)對比K4S641632的IO邏輯，確定本模塊功能可以實現(xiàn)。 AD976 控制模塊的實現(xiàn) AD976是轉換頻率可達100KSPS的高速16位并行輸出AD轉換器，單端5V供電，測量電壓范圍可達177。對該外擴模塊的設計如圖414所示，各引腳功能如表45所示。clkin為時鐘輸入端；R//C為輸出至AD的占空比1:9的100k信號，用以觸發(fā)器轉換功能，使AD工作于最大轉換速率下；/CS為輸出給AD的片選；datain[15..0]為AD轉換結果輸入；adbusy為AD數(shù)出的忙狀態(tài)信號，上升沿表示AD輸出結果有效，本模塊用以觸發(fā)對datain[15..0]的邏輯鎖存，輸出dataout[15..0]給DSP。經(jīng)實際測試，本模塊工作可靠，能實現(xiàn)在AD976最大轉換頻率下的可靠運行。 多周期等精度同步測頻模塊 測頻原理傳統(tǒng)的基于T法和M法的測頻方法有很明顯的應用局限和測頻誤差，本節(jié)介紹了一種多周期等精度同步測頻法的測頻原理，并在FPGA中得以實現(xiàn)[38][39]。1個被測信號的計數(shù)誤差。如圖417所示編寫好各功能單元的功能塊，下載到FPGA中硬件測試，當閘門時間設為100ms，由信號發(fā)生器發(fā)生標準的頻率確定的方波，經(jīng)FPGA測試，當在1MHZ~10HZ可以準確、即時測得的頻率值，且當f1≤100KHZ時，其測量結果誤差≤‰。1的誤差。所以在測量時實性和測量精度方便要權衡利弊，做好取舍。本功能模塊實現(xiàn)了幾種常用信號正弦波、鋸齒波、三角波、方波的發(fā)生功能。正弦波、鋸齒波、三角波的實現(xiàn)是基于直接數(shù)字頻率合成(DDFS)技術實現(xiàn)的[40][41]。本模塊的設計便是基于簡單的DDFS原理，在FPGA中實現(xiàn)了具有頻率可調的正弦波、鋸齒波、三角波發(fā)生功能的簡單信號發(fā)生器。一個幅值歸一、初始相位為零、單頻的簡單正弦信號可表示為 （46）對其以Tc為周期進行采樣，則其離散化的波形序列為 （47）即相位序列為 （48）可得每步的相位增量為 （49）將2π分成等份作為最小量化單位，假設隨著序列自變量n的增加，相位的變化為：每次增加M個等份，即相位增量為 （410）由(49)和(410)兩式可得 （411）根據(jù)香濃采樣定理，必須有，則有。正弦信號的幅值就是當前相位值的函數(shù)，得到當前相位就可以計算當前幅值。廣泛使用的方法是通過定制ROM存儲器來存儲相位序列號所對應的幅值，然后輸入序列號對應地址來輸出幅值的方式解決幅相對應問題。 實現(xiàn)方法本設計選擇的DA和低通濾波芯片分別為TLC7226CN和MAX280。它們的控制方法和電路設計簡單，此處不做介紹。本設計的ROM的存儲器地址N=幅值數(shù)據(jù)位Q=8，由于本模塊的設計的周期細分數(shù)為26=64份，當M增大時，信號的復現(xiàn)質量會有很大影響。FPGA內(nèi)實現(xiàn)DDS的各模塊與A/D和LPF器件的實際連接如圖419所示。設計正弦信號目標頻率范圍為5K~1HZ，則為320K~64H