【正文】 網(wǎng)絡(luò)化測(cè)控系統(tǒng)的設(shè)計(jì)與開發(fā)DESIGN AND DEVELOPMENT OF NETWORKED MEASUREMENT AND CONTROL SYSTEM 哈爾濱工業(yè)大學(xué)2014年7月國內(nèi)圖書分類號(hào)：TP273 學(xué)校代碼：10213 國際圖書分類號(hào)： 密級(jí)：公開工學(xué)碩士學(xué)位論文網(wǎng)絡(luò)化測(cè)控系統(tǒng)的設(shè)計(jì)與開發(fā)碩士研究生:導(dǎo)師:副教授申請(qǐng)學(xué)位:工學(xué)碩士學(xué)科、專業(yè):控制科學(xué)與工程所在單位:航天學(xué)院答辯日期:2014年7月授予學(xué)位單位:哈爾濱工業(yè)大學(xué)Classified Index: TP273: Dissertation for the Master Degree in EngineeringDESIGN AND DEVELOPMENT OF NETWORKED MEASUREMENT AND CONTROL SYSTEM Candidate：JSupervisor：Associate Prof. ZhAcademic Degree Applied for：Master of EngineeringSpeciality：Control Science and EngineeringAffiliation：School of AstronauticsDate of Defence：July, 2014DegreeConferringInstitution：Harbin Institute of Technology摘 要測(cè)量與控制是現(xiàn)代工程科技不可或缺的兩個(gè)重要組成部分。FPGA用以擴(kuò)展與外圍功能模塊的通信接口，如獲取反饋信號(hào)、輸出控制信號(hào)、數(shù)據(jù)鎖存等，這樣就為系統(tǒng)升級(jí)、增加外設(shè)種類提供了廣闊空間，同時(shí)當(dāng)系統(tǒng)有大量復(fù)雜算法需要運(yùn)算時(shí)，可以接受DSP分配的數(shù)據(jù)處理任務(wù)。control card is DSP+FPGA. A industrialcontrol specialized floatingpoint processor TMS320F28335 is selected as the DSP, which possesses excellent dataprocessing performance and be rich of onchip peripherals. The type of FPGA is EP2C8Q208CN, which is of large mount of onchip logic elements and cost effective. The core controller DSP is in charge of mission flow control, task allocation and system harmonization which mainly includes algolithm operation, missions dispatch, ethernet munication etc. The obligations of FPGA are to extend interfaces with peripheral functional modules such as feedback signal input, control signal output, data latching. In addition, FPGA can receive data process mission from DSP and be implanted digital signal processing IP cores while some plex algorithms operation in need.The system software consists of real time monitoring module, background dataprocessing module, network service module. They three are not only closely interrelated but also relatively independent. Network service module is the bridge of the munication between local dataacquisitionamp。上世紀(jì)中后期誕生了以電子計(jì)算機(jī)為主導(dǎo)的包括數(shù)字信號(hào)處理、自動(dòng)控制理論在內(nèi)的一批新興學(xué)科，隨著數(shù)字化信息技術(shù)的迅猛發(fā)展，人類快速步入數(shù)字化時(shí)代。，實(shí)際上是一個(gè)形式靈活的結(jié)構(gòu)，將軟件與硬件進(jìn)行緊密結(jié)合，通過計(jì)算機(jī)控制硬件的測(cè)控模塊，對(duì)獲取的數(shù)據(jù)進(jìn)行處理分析后根據(jù)用戶定義的測(cè)控功能進(jìn)行后續(xù)處理，實(shí)現(xiàn)了測(cè)量?jī)x表的虛擬化，充分體現(xiàn)了“”的思想。同時(shí)其虛擬儀器產(chǎn)品也融合網(wǎng)絡(luò)技術(shù)，很成功的踐行了網(wǎng)絡(luò)化虛擬儀器的概念。嵌入式控制系統(tǒng)的本質(zhì)是將控制環(huán)節(jié)與被控對(duì)象體系結(jié)構(gòu)融為一體，與傳統(tǒng)控制體系不盡相同，嵌入式控制系統(tǒng)強(qiáng)調(diào)的是與受控對(duì)象的緊密聯(lián)系性，要求控制的智能化、可靠性、安全性。本課題的主要包括如下研究工作：（1）DSP、FPGA芯片和系統(tǒng)通信網(wǎng)絡(luò)的調(diào)研、選型；（2）進(jìn)行DSP最小系統(tǒng)模塊卡、FPGA最小系統(tǒng)模塊卡、綜合應(yīng)用模塊、以太網(wǎng)通信模塊卡的設(shè)計(jì)，完成以上各硬件模塊的調(diào)試；（3）實(shí)現(xiàn)基于FPGA的各種測(cè)控功能；（4）基于DSP的測(cè)控端程序設(shè)計(jì)；（5）實(shí)時(shí)以太網(wǎng)的搭建，實(shí)現(xiàn)網(wǎng)絡(luò)通信功能；（6）設(shè)計(jì)上位機(jī)測(cè)控系統(tǒng)軟件平臺(tái)，主要包括測(cè)控系統(tǒng)操作界面、網(wǎng)絡(luò)通信、數(shù)據(jù)的結(jié)構(gòu)化存儲(chǔ)。第2章 測(cè)控系統(tǒng)總體實(shí)現(xiàn)方案現(xiàn)代控制系統(tǒng)及各類工程測(cè)試實(shí)驗(yàn)中往往包含多個(gè)受控對(duì)象或監(jiān)測(cè)節(jié)點(diǎn)，而且在大型系統(tǒng)中避免不了器件供應(yīng)商各異和年代差異大等情況，往往一個(gè)系統(tǒng)中會(huì)囊括紛繁多樣的通信媒介及協(xié)議，如果每個(gè)項(xiàng)目都針對(duì)性地開發(fā)一個(gè)專用的測(cè)控系統(tǒng)不僅加大了開發(fā)難度、延緩了開發(fā)周期，而且對(duì)也會(huì)對(duì)資金造成無謂的浪費(fèi)，因此開發(fā)一個(gè)兼容性強(qiáng)的通用測(cè)控平臺(tái)具有很高的實(shí)用價(jià)值。為了適應(yīng)不同的實(shí)時(shí)性和成本要求，工業(yè)以太網(wǎng)對(duì)傳統(tǒng)以太網(wǎng)主要有如圖21所示的三種改進(jìn)方式[20][21]。 數(shù)據(jù)采集控制卡的實(shí)現(xiàn)方案數(shù)據(jù)采集控制卡是系統(tǒng)測(cè)量與控制功能的實(shí)際執(zhí)行者，測(cè)控卡良好的可擴(kuò)展性可以為系統(tǒng)后續(xù)的升級(jí)提供廣闊的空間，而且測(cè)控卡可能會(huì)面臨強(qiáng)電磁干擾、高溫、強(qiáng)震動(dòng)、灰塵、靜電等復(fù)雜的工作環(huán)境，它的設(shè)計(jì)質(zhì)量直接關(guān)系到系統(tǒng)的整體測(cè)控性能，因此是本系統(tǒng)硬件設(shè)計(jì)的重點(diǎn)。 文件型數(shù)據(jù)庫測(cè)控卡通過以太網(wǎng)絡(luò)實(shí)時(shí)傳輸?shù)缴衔粰C(jī)的系統(tǒng)運(yùn)行數(shù)據(jù)，不僅要進(jìn)行快速地結(jié)構(gòu)化存儲(chǔ)，并且要便于查詢，為將來對(duì)過程數(shù)據(jù)進(jìn)行分析調(diào)用提供便利，這就需要專業(yè)的數(shù)據(jù)管理工具。這些構(gòu)思將對(duì)后續(xù)的具體設(shè)計(jì)工作起到指導(dǎo)作用。 電源部分28xxx的數(shù)據(jù)手冊(cè)中有說明[25]，當(dāng)內(nèi)核電壓抖動(dòng)時(shí)其PLL時(shí)鐘輸出也不穩(wěn)定，可見平穩(wěn)的電源供給對(duì)保證系統(tǒng)的穩(wěn)定性能具有很重要的作用。 JTAG接口部分圖3 3 DSP最小系統(tǒng)模塊JTAG接口部分仿真/燒寫接口的設(shè)計(jì)如圖33所示，固定形式，關(guān)系到與DSP通信的成功與否，必須嚴(yán)格遵循芯片數(shù)據(jù)手冊(cè)的電路形式。28335的BOOT MODE有15種，系統(tǒng)上電之初將GPIO84~87引腳的電平鎖存進(jìn)DSP內(nèi)部寄存器，然后根據(jù)其邏輯組合選擇不同的啟動(dòng)引導(dǎo)模式。邏輯功能的開發(fā)方式靈活多樣，支持硬件描述語言VHDL/Verilog、原理圖等。三種方法的應(yīng)用只在軟件開發(fā)階段有所區(qū)別，硬件電路互不矛盾，通過QuartusII的設(shè)置就能很容易實(shí)現(xiàn)，為了更全面的掌握FPGA的開發(fā)，本系統(tǒng)兼具了AS和JTAG兩種接口，具體硬件電路設(shè)計(jì)如圖36所示。 復(fù)位電路圖3 9 FPGA外部控制按鍵EP2C8Q208C8N提供豐富的外部觸發(fā)以對(duì)內(nèi)部邏輯和IO輸出進(jìn)行不同級(jí)別地整體控制。隨著外部位置傳感器的不同其通信方式及協(xié)議也會(huì)各有差異，綜合應(yīng)用模塊根據(jù)既定圖3 11 光柵、編碼器通信部分設(shè)計(jì)示意圖的兩種傳感器型號(hào)設(shè)計(jì)了位置信號(hào)的采集方案如示意圖311所示。U8具有雙路同向差分信號(hào)轉(zhuǎn)換功能，本系統(tǒng)通過U8實(shí)現(xiàn)雙線A+/、B+/(SLO+/)到單線信號(hào)A、B(SLO)的轉(zhuǎn)換。由此選擇SPI/SCI/I2C/CAN的主機(jī)，通過撥碼開關(guān)switch1可以選擇以上四種通信接口的類型。芯片具體功能示意如圖319所示。圖3 20 以太網(wǎng)協(xié)議專用接口芯片電路設(shè)計(jì) 模式選擇 接口芯片內(nèi)部集成有物理層PHY功能，但是同時(shí)還擁有外部PHY芯片的連接接口，如表33所示，通過OP_MODE[3..0]的設(shè)置可以選擇應(yīng)用內(nèi)部或者外部PHY。在硬件調(diào)試過程中，科學(xué)合理的調(diào)試步驟能降低危險(xiǎn)性、提高成功率，本系統(tǒng)調(diào)試采用循序漸進(jìn)方式，危險(xiǎn)性最高的電源部分最先調(diào)試，先將防電源反接的肖特基二極管和電源芯片焊好，測(cè)量輸出，確定基本設(shè)計(jì)正確，然后焊接解耦大容量極性電容，之后完成振蕩電路和必須的芯片模式設(shè)置電路，然后焊接仿真器連接接口，檢查確認(rèn)后，連接仿真器確定DSP和FPGA最小系統(tǒng)能成功工作，最后再對(duì)其他外圍電路進(jìn)行焊接。在本系統(tǒng)的開發(fā)過程中便頻繁用到SignalTapII。本通信控制模塊的原理構(gòu)成如圖43所示，設(shè)計(jì)中用到了DSP與FPGA的連接線一共41條。光柵廠商內(nèi)嵌的位置信號(hào)解算電路穩(wěn)定性好，上電立即識(shí)讀絕對(duì)位置，抗擾能力強(qiáng)，對(duì)光柵表面污跡具有很高的免疫辨識(shí)能力。表4 2 某型光柵通信電路的時(shí)間特性　最小典型最大單位Ack時(shí)間　　20usMA時(shí)鐘速度　10MHZ請(qǐng)求循環(huán)率　　25KHZ采樣瞬時(shí)4usRESOLUTE內(nèi)部線延遲ns由電纜長(zhǎng)度引起的線延遲10ns假設(shè)取MA時(shí)鐘的速度為500KHZ，即最大數(shù)據(jù)傳輸速率為500K bits/s。FPGA輸出MA時(shí)鐘信號(hào)驅(qū)動(dòng)光柵作出響應(yīng)，通過幾步的前期通信確定光柵已準(zhǔn)備好后，F(xiàn)PGA將SLO線上收到的串行數(shù)據(jù)按位接收、存儲(chǔ)，篩去起始位、“0”位，通過對(duì)誤差位、警告位和CRC位的檢驗(yàn)，確定數(shù)據(jù)接收結(jié)果的正確性。本系統(tǒng)FPGA內(nèi)的位置轉(zhuǎn)換邏輯示意如圖48所示。 外部存儲(chǔ)器擴(kuò)展模塊同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的特點(diǎn)是靠電容電荷存儲(chǔ)信息，需要定時(shí)刷新，其尺寸往往比較小，結(jié)構(gòu)緊湊，但是無法進(jìn)行在FPGA內(nèi)綜合[37]，所以需要片外的獨(dú)立器件。具體的存儲(chǔ)單元在Bank、行、列地址選定之后就確定了，然后就可以通過DQn引腳進(jìn)行數(shù)據(jù)讀寫了。圖4 14 外圍功能擴(kuò)展模塊之AD976電路圖表4 5 AD976引腳功能引腳號(hào)名稱功能3REF提供外部參考電壓6,713,22Dn16位轉(zhuǎn)換結(jié)果并行輸出，/CS為高或R//C為低時(shí)高阻態(tài)23BYTE高低8位輸出互換24R//C讀/轉(zhuǎn)換輸出，下降沿觸發(fā)轉(zhuǎn)換，上升沿使能輸出25/CS片選26/BUSYAD忙輸出，轉(zhuǎn)換開始直至結(jié)束前保持低，上升沿表示輸出有效 用VHDL語言編寫了如415圖所示的AD976控制模塊。圖4 17 測(cè)頻模塊實(shí)現(xiàn)原理示意圖設(shè)際測(cè)量時(shí)間Ttri內(nèi)，計(jì)數(shù)器對(duì)、信號(hào)的計(jì)數(shù)結(jié)果分別為nn2，則有 （45）可以看出，隨著的變化，的測(cè)量精度只與決定于n1 、n2和，與其自身無關(guān)，即“等精度”概念。方波的發(fā)生原理相對(duì)簡(jiǎn)單，通過對(duì)基頻波的分頻就可以得到相應(yīng)頻率的方波。但是由于正弦函數(shù)幅相關(guān)系為非線形函數(shù)，實(shí)時(shí)計(jì)算將會(huì)使計(jì)算單元有很大的時(shí)間開銷，一般通過查表的方法來快速獲得幅度值。所以本設(shè)計(jì)中取M=1，依靠改變基頻來改變頻率值。本模塊對(duì)60M工作頻率分頻獲得受控基頻，所以正弦信號(hào)輸出頻率為。圖4 18 直接數(shù)字信號(hào)合成功能實(shí)現(xiàn)模塊圖DDFS的功能構(gòu)成如圖418所示，相位累加器對(duì)頻率控制字M以基頻速率累加，輸出N位地址地址至幅值查找表得代表幅值的Q位數(shù)值，經(jīng)D/A轉(zhuǎn)換后輸出帶有高頻分量的階梯正弦波，然后經(jīng)LPF平滑后輸出。直接數(shù)字頻率合成是一種對(duì)基準(zhǔn)頻率按一定的轉(zhuǎn)換算法變換成多種頻率值和波形信號(hào)的技術(shù)，其合成信號(hào)具有極快的變頻速度，且輸出的信號(hào)具有連續(xù)的相位，易于數(shù)字化實(shí)現(xiàn)[45]。 經(jīng)分析，誤差源主要來自于對(duì)參考頻率的計(jì)數(shù)操作仍是非同步的，計(jì)數(shù)結(jié)果n2會(huì)存在177。圖4 15 AD976控制模塊 對(duì)本模塊的仿真結(jié)果如圖416所示。圖4 11 K4S641632的操作流程 了解了K4S641632的操作原理之后，利用VHDL語言編寫了如圖412所示的幾個(gè)功能模塊，實(shí)現(xiàn)對(duì)K4S641632的控制。表4 3K4S641632引腳功能圖引腳名稱引腳功能CLK芯片時(shí)鐘，上升沿有效CKE時(shí)鐘使能，高電平有效A0A11行、列地址(分時(shí)復(fù)用)BA0BA1Bank地址/RAS行地址使能，低有效/CAS列地址使能，低有效/WE寫使能,低有效DQM數(shù)據(jù)屏蔽，高有效DQ0DQ15數(shù)據(jù)輸入輸出/CS片選，低有效同時(shí)，根據(jù)RAS、CAS、WE三個(gè)引腳的不同電平狀態(tài)，其分別自定義了命令名稱以代表不同組合的功能，如表44所示。四倍頻功能塊實(shí)現(xiàn)兩個(gè)功能：將濾噪后的A、B信號(hào)按90176。 將VHDL語言文件封裝成較為形象的圖形功能模塊，方便在FPGA文件的頂層設(shè)計(jì)實(shí)體中調(diào)用。同時(shí)由表42知，位置信息獲取的請(qǐng)求循環(huán)率最大為25KHZ，即40us，所以完成一