【文章內(nèi)容簡(jiǎn)介】 集控制卡通訊，進(jìn)行大量數(shù)據(jù)的高速傳輸；（2）嵌入式控制卡的初始化配置，測(cè)控任務(wù)的設(shè)置，適用于不同測(cè)試方案；（3）接收現(xiàn)場(chǎng)測(cè)控端的實(shí)時(shí)數(shù)據(jù)并加以顯示，顯示方式要包括曲線和列表；（4）測(cè)控任務(wù)啟動(dòng)與停止具有人工可操作性，可以兼顧多測(cè)控通道，且其配置獨(dú)立，可以對(duì)已有數(shù)據(jù)通道進(jìn)行刪減或設(shè)置；（5）測(cè)試配置文件要有獨(dú)立存儲(chǔ)格式，以便下次識(shí)別調(diào)用；（6）填寫(xiě)測(cè)試報(bào)告相關(guān)信息，測(cè)試文件名，測(cè)試人員姓名，測(cè)試日期，測(cè)試摘要信息等，點(diǎn)擊確定后就可以在與測(cè)控卡通訊的同時(shí)，把需要保存的測(cè)試數(shù)據(jù)保存到文件數(shù)據(jù)庫(kù)中；（7）通過(guò)數(shù)據(jù)庫(kù)對(duì)測(cè)試數(shù)據(jù)進(jìn)行檢索，在測(cè)控軟件通過(guò)相關(guān)命令能夠找到測(cè)試數(shù)據(jù)中任意測(cè)試文件，查看相關(guān)信息，以便對(duì)測(cè)試數(shù)據(jù)進(jìn)行后續(xù)分析處理；（8）安全保護(hù)與故障診斷，通過(guò)安全邏輯判斷，對(duì)系統(tǒng)采取相應(yīng)的措施,如進(jìn)行急停、斷電等。 系統(tǒng)將采用功能強(qiáng)大、使用方便的VC語(yǔ)言為開(kāi)發(fā)環(huán)境，搭建一個(gè)軟件平臺(tái)，并在其中搭載各功能塊。為了實(shí)現(xiàn)對(duì)大量數(shù)據(jù)管理的高效性，將通過(guò)文件型數(shù)據(jù)庫(kù)來(lái)對(duì)大量的測(cè)試數(shù)據(jù)進(jìn)行有效管理。 本章小結(jié)本章根據(jù)網(wǎng)絡(luò)化嵌入式測(cè)控系統(tǒng)的特點(diǎn)及背景項(xiàng)目需求，分別從四個(gè)方面完成系統(tǒng)的總體實(shí)現(xiàn)構(gòu)想：對(duì)比幾種以太網(wǎng)優(yōu)缺點(diǎn)，最終確定網(wǎng)絡(luò)通信方式的選型；完成數(shù)據(jù)采集控制卡的結(jié)構(gòu)設(shè)計(jì)；對(duì)比關(guān)系型數(shù)據(jù)庫(kù)和文件型數(shù)據(jù)庫(kù)的優(yōu)缺點(diǎn)，確定基于文件型數(shù)據(jù)庫(kù)的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)方案；提煉并細(xì)化上位機(jī)測(cè)控系統(tǒng)軟件的功能需求。這些構(gòu)思將對(duì)后續(xù)的具體設(shè)計(jì)工作起到指導(dǎo)作用。第3章 數(shù)據(jù)采集控制卡的硬件設(shè)計(jì) 數(shù)據(jù)采集控制卡的模塊劃分為了提高系統(tǒng)通用性、可擴(kuò)展性，便于日后系統(tǒng)升級(jí)和損耗器件的更換，測(cè)控卡采用了模塊化設(shè)計(jì)，由DSP最小系統(tǒng)模塊、FPGA最小系統(tǒng)模塊、綜合應(yīng)用模塊和一些其它的專(zhuān)用功能模塊組成，具體結(jié)構(gòu)組成如圖31所示。DSP和FPGA最小系統(tǒng)模塊都分別配有獨(dú)立的電源和時(shí)鐘電路，即使脫離綜合應(yīng)用模塊依然滿足基本的運(yùn)行配置。根據(jù)調(diào)研，測(cè)控卡功能的實(shí)現(xiàn)主要基于兩款性能優(yōu)越、應(yīng)用廣泛的芯片：主控芯片TMS320F2833協(xié)處理器EP2C8Q208C8N。圖3 1 數(shù)據(jù)采集控制卡功能構(gòu)成系統(tǒng)電路設(shè)計(jì)EDA環(huán)境為Altium Designer[35]，AD為Protel系列的最新版本，在延續(xù)Protel系列電子電路設(shè)計(jì)軟件簡(jiǎn)單易用、界面友好、功能全面等特點(diǎn)的同時(shí)，更加注意電路仿真、信號(hào)完整新分析、聯(lián)合開(kāi)發(fā)、第三方文件的識(shí)別、庫(kù)設(shè)計(jì)方面的合理性升級(jí)，而且它增加的一些順應(yīng)現(xiàn)代電子電路最新成果的功能也使其時(shí)刻保持在廣大電路研發(fā)人員中的較高的認(rèn)可度與使用率，如FPGA的仿真、硬件描述語(yǔ)言與C語(yǔ)言的支持等。 數(shù)據(jù)采集控制卡硬件電路設(shè)計(jì) DSP模塊電路設(shè)計(jì) TMS320F28335介紹TMS320F28335是美國(guó)德州儀器公司最新推出的一款帶有浮點(diǎn)處理器(FPU)的新一代高性能數(shù)字信號(hào)控制器[25]，對(duì)已經(jīng)在廣泛領(lǐng)域中得到應(yīng)用的定點(diǎn)DSP TMS320F2812在性能方面有全面的改進(jìn)。與DSP2812相比，該芯片的有以下諸多優(yōu)點(diǎn)與性能的提升：(1) 最多可達(dá)88個(gè)通用IO引腳，功能配置靈活，復(fù)用能力強(qiáng)，外部擴(kuò)展接口XINTF擴(kuò)展為32位，且提供復(fù)用功能；(2) 3個(gè)外部中斷觸發(fā)擴(kuò)展引腳，且可以在不同IO引腳上靈活配置；(3) 存儲(chǔ)空間更大256KDWords、訪問(wèn)更靈活，部分RAM空間提供非常有特點(diǎn)的雙映射(DualMapped)，6個(gè)DMA通道，多達(dá)18路的PWM輸出，其中6路為高精度脈寬調(diào)制信號(hào)(HRPWM)；(4) 通信接口豐富：2個(gè)CAN模塊、3個(gè)SCI模塊、2個(gè)McBSP、1個(gè)SPI及1個(gè)I2C接口，ADC轉(zhuǎn)換更精確快速；(5) 32位浮點(diǎn)數(shù)處理單元，為開(kāi)發(fā)者編寫(xiě)浮點(diǎn)處理算法提供了極大便利。為了更好的實(shí)現(xiàn)系統(tǒng)的兼容性與，系統(tǒng)遵循設(shè)計(jì)的思想，DSP最小系統(tǒng)被設(shè)計(jì)成一個(gè)帶有插針的PCB卡，可以通過(guò)插槽與綜合應(yīng)用模塊進(jìn)行插接。 電源部分28xxx的數(shù)據(jù)手冊(cè)中有說(shuō)明[25]，當(dāng)內(nèi)核電壓抖動(dòng)時(shí)其PLL時(shí)鐘輸出也不穩(wěn)定，，可見(jiàn)平穩(wěn)的電源供給對(duì)保證系統(tǒng)的穩(wěn)定性能具有很重要的作用。TI公司的TPS767D301PWP型電源芯片，封裝緊湊，高耐熱，雙路輸出均有熱關(guān)斷功能，其中一路電壓輸出可調(diào)。DSP最小系統(tǒng)選用TPS767D301PWP為電源核心器件。圖3 2 DSP最小系統(tǒng)模塊電源部分電源部分的設(shè)計(jì)如圖32所示，TPS767D301有兩個(gè)適配輸出[22]，另一個(gè)可調(diào)，~，兩路輸出電流均可達(dá)1A，且每一個(gè)輸出端都有對(duì)應(yīng)的獨(dú)立輸入端，本系統(tǒng)將二者并一，通過(guò)對(duì)地解耦電容降低輸入的波動(dòng)。對(duì)于可調(diào)輸出端。系統(tǒng)內(nèi)兼有模擬、數(shù)字信號(hào)，為了降低數(shù)字信號(hào)對(duì)模擬信號(hào)的串?dāng)_，電源方面需要采取有效的屏蔽措施。本系統(tǒng)采用傳統(tǒng)的模/數(shù)電壓源與地之間通過(guò)電感隔離的方法，在原理圖階段通過(guò)不同網(wǎng)絡(luò)標(biāo)號(hào)進(jìn)行有效區(qū)別。為了進(jìn)一步降低電源的高頻分量，在電源進(jìn)入DSP之前還需要通過(guò)電容組進(jìn)行對(duì)地解耦。 JTAG接口部分圖3 3 DSP最小系統(tǒng)模塊JTAG接口部分仿真/燒寫(xiě)接口的設(shè)計(jì)如圖33所示，固定形式，關(guān)系到與DSP通信的成功與否，必須嚴(yán)格遵循芯片數(shù)據(jù)手冊(cè)的電路形式。 片上AD外部電路圖3 4 DSP最小系統(tǒng)模塊模數(shù)轉(zhuǎn)換部分28335片上的12位分辨率的數(shù)模轉(zhuǎn)換器有16路獨(dú)立的采樣保持電路，采樣方式靈活多樣，16路的S/H結(jié)果對(duì)應(yīng)一個(gè)轉(zhuǎn)換電路進(jìn)行可控的分時(shí)轉(zhuǎn)換，轉(zhuǎn)換器的轉(zhuǎn)換精度高，轉(zhuǎn)換啟動(dòng)方式靈活[33]。雖然片上A/D模塊有參考電壓生成電路，但是易存在偏差，如圖34所示。 晶振部分晶振電路設(shè)計(jì)如圖35所示，28335的時(shí)鐘源由外部有源晶振提供，其輸出特性為輸出時(shí)鐘與輸入電壓成函數(shù)關(guān)系，為了避免電源高頻分量造成30M有源晶振輸出的不穩(wěn)定，所以電源輸入經(jīng)一個(gè)磁珠和解耦電容組合電路，使50MHZ以上的電源高頻分量得到有效衰減。同時(shí)，根據(jù)信號(hào)完整性理論[34]，信號(hào)在不均勻傳輸線中傳遞時(shí)會(huì)有一定能量比例的頻分量反射，而均勻傳輸線圖3 5 DSP最小系統(tǒng)模塊時(shí)鐘及復(fù)位電路的現(xiàn)實(shí)不存在性必然會(huì)導(dǎo)致時(shí)鐘信號(hào)由晶振到DSP的傳輸過(guò)程中存在一定的反射，所以本系統(tǒng)晶振的輸出串入一個(gè)低阻值的電阻R6，這樣可以有效衰減反射信號(hào)。 復(fù)位電路部分28335對(duì)復(fù)位信號(hào)要求比較嚴(yán)格，如果復(fù)位信號(hào)出現(xiàn)尖峰毛刺，頻繁復(fù)位容易對(duì)器件造成損傷。如圖35所示，芯片U3是TI公司為其DSP設(shè)計(jì)的專(zhuān)用復(fù)位功能芯片，可以通過(guò)手動(dòng)觸發(fā)生成200ms脈寬的方波低電平復(fù)位脈沖。同時(shí)U3還具有硬件看門(mén)狗功能，WDI引腳上一定頻率的正負(fù)交變信號(hào)將清除內(nèi)部的看門(mén)狗計(jì)數(shù)器，此處將WDI引腳的懸浮以禁止其看門(mén)狗功能。28335的BOOT MODE有15種，系統(tǒng)上電之初將GPIO84~87引腳的電平鎖存進(jìn)DSP內(nèi)部寄存器，然后根據(jù)其邏輯組合選擇不同的啟動(dòng)引導(dǎo)模式。由于DSP的啟動(dòng)模式的一般很少改變，所以本系統(tǒng)的設(shè)計(jì)的啟動(dòng)模式選擇電路不采用比較占用板上空間的跳線方式，而是通過(guò)四個(gè)對(duì)地的20KΩ電阻進(jìn)行設(shè)置。GPIO84~87引腳有內(nèi)部上拉，上電自動(dòng)使能，所以當(dāng)某引腳不焊接電阻時(shí)上電采樣為高電平，焊接對(duì)地電阻時(shí)為低電平。模塊的PCB設(shè)計(jì)成小塊獨(dú)立電路卡，DSP其它未在最小系統(tǒng)提及的引腳為功能引腳，與外部連接通過(guò)插針，電路結(jié)構(gòu)簡(jiǎn)單，不再贅述。 FPGA模塊電路設(shè)計(jì) FPGA及邏輯配置芯片選型EP2C8是Cyclone系列FPGA的第二代芯片，兼具了高集成度與低功耗特性。EP2C8系列FPGA器件擁有較豐富的片上資源，綜合本系統(tǒng)的功能要求，權(quán)衡了片上邏輯資源、芯片引腳數(shù)及尺寸等因素，選擇的芯片型號(hào)為EP2C8系列中的EP2C8Q208C8N，資源如表31所示。表3 1 EP2C8Q208CN 的硬件資源邏輯單元 8256M4K RAM塊（4kb）36總比特?cái)?shù)1658881818乘法器18PLL2最多用戶I/O管腳數(shù)182差分通道77多達(dá)182個(gè)可配置的I/O口，可以很方便地用于并行接口擴(kuò)展，降低了DSP在接口通信方面的開(kāi)銷(xiāo)；豐富的片上存儲(chǔ)資源支持多種應(yīng)用方式和數(shù)字信號(hào)處理的實(shí)現(xiàn)；支持單線和低電壓差分等多種I/O通信電平標(biāo)準(zhǔn)，、LVDS、RSDS、HSTL等近20種通信電平標(biāo)準(zhǔn)。SOPC功能方面，支持Nios II系列軟核處理器，可以擴(kuò)展基于C語(yǔ)言開(kāi)發(fā)的具有高可配置性的處理器，而且其執(zhí)行邏輯為順序，方便了習(xí)慣于傳統(tǒng)語(yǔ)言開(kāi)發(fā)邏輯的的軟件設(shè)計(jì)與程序移植，提高了FPGA資源的利用率。邏輯功能的開(kāi)發(fā)方式靈活多樣，支持硬件描述語(yǔ)言VHDL/Verilog、原理圖等。支持多種調(diào)試工具，如SignalTapII 嵌入式邏輯分析儀為實(shí)時(shí)觀察片內(nèi)硬件邏輯提供了途徑。FPGA的特點(diǎn)之一是邏輯配置掉電丟失，因此需要專(zhuān)用的邏輯存儲(chǔ)芯片來(lái)進(jìn)行上電配置。本系統(tǒng)選定了專(zhuān)用串行配置芯片EPCS4，其擁有4194304位的FLASH空間，完全可以滿足EP2C8Q208C8N的滿配額需求；支持壓縮邏輯文件的自解壓功能；可以通過(guò)4線與FPGA連接完成串行數(shù)據(jù)配置，節(jié)省了FPGA的管腳資源；八腳封裝，尺寸小，電路設(shè)計(jì)簡(jiǎn)單。 調(diào)試與配置接口圖3 6 FPGA的邏輯配置與硬件調(diào)試接口FPGA的邏輯輸入有兩個(gè)階段：燒寫(xiě)（programme）和配置（configurate），前者是將調(diào)試完畢的邏輯燒寫(xiě)到掉電不丟失的存儲(chǔ)器中，后者是上電后從非易失性存儲(chǔ)器中讀出邏輯形成特定的內(nèi)部硬件連接。Cyclone II系列FPGA的邏輯配置方法較為靈活豐富，根據(jù)外圍配置芯片及電路的不同，其配置模式也分為主動(dòng)模式（AS）、被動(dòng)模式（PS）和基于JTAG模式三種。本系統(tǒng)選定的配置芯片EPCS4支持AS和基于JTAG兩種配置模式。實(shí)際的調(diào)試過(guò)程中，這兩種配置模式又可以衍生出以下三種應(yīng)用方式：第一種，通過(guò)JTAG接口，在軟件開(kāi)發(fā)調(diào)試階段，利用仿真器經(jīng)JTAG接口進(jìn)行邏輯的在線配置和內(nèi)部信號(hào)的實(shí)時(shí)觀察，此方式擁有最高優(yōu)先權(quán)，邏輯易失；第二種，通過(guò)AS接口，最終代碼經(jīng)AS接口燒入EPCS4中，重新上電后FPGA自動(dòng)進(jìn)行邏輯讀取配置片上SRAM，邏輯非易失；第三種，通過(guò)JTAG接口，將待燒寫(xiě)的文件轉(zhuǎn)換格式，然后通過(guò)JTAG接口經(jīng)由FPGA燒入EPCS4，邏輯非易失，但是此方法比較繁瑣，較少用。三種方法的應(yīng)用只在軟件開(kāi)發(fā)階段有所區(qū)別，硬件電路互不矛盾，通過(guò)QuartusII的設(shè)置就能很容易實(shí)現(xiàn)，為了更全面的掌握FPGA的開(kāi)發(fā)，本系統(tǒng)兼具了AS和JTAG兩種接口，具體硬件電路設(shè)計(jì)如圖36所示。 電源模塊FPGA的穩(wěn)定工作工作需要高性能的電源供給，~，外圍IO電壓VCCIO的電壓范圍與其IO通信所遵循的協(xié)議電平相關(guān)。，為了節(jié)省板上空間，兩個(gè)芯片均為SOT223封裝，如圖37所示。AMS1117ADJ的輸出如式（31）。 （31）圖3 7 FPGA最小系統(tǒng)電源設(shè)計(jì)，所以此處R5取為0Ω。，無(wú)需外部電阻調(diào)校。為了保證FPGA全資源運(yùn)行時(shí)能有足夠的功率供給，所以兩個(gè)電源適配芯片均有備份，且二者并聯(lián)。圖3 8 FPGA片上PLL電源調(diào)制電路EP2C8Q208C8N片上有兩個(gè)PLL需要外部電源供電，參考相關(guān)數(shù)據(jù)手冊(cè)[23]這部分電路設(shè)計(jì)如圖38所示，通過(guò)磁珠和解耦電容對(duì)PLL電源的質(zhì)量進(jìn)行提升，大容值的電容放在FPGA遠(yuǎn)端，兩個(gè)低容值的電容放在近端，在PCB布局時(shí)要離FPGA要盡可能地近，放置PCB布線規(guī)則標(biāo)號(hào)以提醒以上設(shè)計(jì)規(guī)則。 復(fù)位電路圖3 9 FPGA外部控制按鍵EP2C8Q208C8N提供豐富的外部觸發(fā)以對(duì)內(nèi)部邏輯和IO輸出進(jìn)行不同級(jí)別地整體控制。在QuartusII中使能后，當(dāng)56引腳DEV_OE被低電平信號(hào)拉低后所有的I/O輸出就會(huì)被設(shè)置成高阻態(tài)，信號(hào)變高后I/O輸出將回復(fù)正常；當(dāng)206引腳DEV_CLRn被低電平信號(hào)拉低后所有的內(nèi)部寄存器將暫時(shí)歸零，信號(hào)變高后寄存器將回復(fù)原始值；當(dāng)26引腳nCONFIG被低電平信號(hào)拉低后FPGA 將丟失配置邏輯且I/O呈高阻態(tài)，歸高后FPGA將重新進(jìn)行邏輯配置。電路設(shè)計(jì)如圖39所示。 其它設(shè)計(jì)FPGA模塊的時(shí)鐘設(shè)計(jì)、外部連接插針與DSP模塊類(lèi)似，此處不再介紹。 綜合應(yīng)用模塊電路設(shè)計(jì)和聯(lián)調(diào)完成DSP和FPGA最小模塊的設(shè)計(jì)之后，還需要一個(gè)綜合應(yīng)用模塊來(lái)完成二者的連接和外圍功能擴(kuò)展，將三者聯(lián)系起來(lái)就構(gòu)成了整個(gè)數(shù)據(jù)采集卡的硬件部分。圖3 10 綜合應(yīng)用模塊的電源設(shè)計(jì)如圖310所示，當(dāng)DSP和FPGA模塊卡插接到綜合應(yīng)用模塊時(shí)系統(tǒng)將會(huì)有較大的功率需求，所以兩款電源芯片的封裝選擇為T(mén)O220，以便安裝散熱片。外部電源的輸入由自鎖開(kāi)關(guān)通斷，經(jīng)由肖特基整流二極管，防止操作失誤正負(fù)反接造成系統(tǒng)不可逆的損傷，以LED指示輸出電源是否正常。、編碼器接口擴(kuò)展光柵/編碼器位置信號(hào)按原理分主要有增量式和絕對(duì)式兩種形式。隨著外部位置傳感器的不同其通信方式及協(xié)議也會(huì)各有差異，綜合應(yīng)用模塊根據(jù)既定圖3 11 光柵、編碼器通信部分設(shè)計(jì)示意圖的兩種傳感器型號(hào)設(shè)計(jì)了位置信號(hào)的采集方案如示意圖311所示。增量式位置信號(hào)，該信號(hào)為三對(duì)六線差分，通過(guò)FPGA內(nèi)的增量式光電編碼器位置解碼模塊可以獲得代表位置量的脈沖計(jì)數(shù)結(jié)果；絕對(duì)式位置信號(hào)，針對(duì)基于BissC通信協(xié)議的某型號(hào)圓光柵，該信號(hào)為兩對(duì)四線差分，F(xiàn)PGA通過(guò)與其進(jìn)行串行同步通信，可以獲得絕對(duì)位置信息。為了節(jié)省板上空間，兩種信號(hào)的物理接口為同一個(gè)DR9母口，采用同口復(fù)用的方式，通過(guò)板上跳線進(jìn)行通信模式的選擇。DR9接口與既定的基于BissC協(xié)議的光柵接口相吻合，減少了接口轉(zhuǎn)換帶來(lái)的麻煩，而且DR(B)9兼容性強(qiáng)、應(yīng)用廣泛，能較好地適應(yīng)現(xiàn)場(chǎng)控制環(huán)境。DR9各個(gè)針對(duì)應(yīng)兩種位置量獲取接口的引腳連接如表32所示。表3 2兩種位置傳感器件通訊接口引腳對(duì)應(yīng)表圓光柵（絕對(duì)）編碼器（增量）1NCA+2NCA3SLO+B+4SLOB55V5V6MA+Z+7