【正文】 字世界的橋梁，測量與控制得到了業(yè)界的廣泛關(guān)注，測控儀器也一直是相關(guān)領(lǐng)域科研人員的研究熱點[3]。數(shù)字化儀器，基于數(shù)字電子技術(shù)，對外部的模擬信號模數(shù)轉(zhuǎn)換后，其后續(xù)的傳輸、處理均以數(shù)字方式進行，不僅提高了測量的快速性，而且功能多樣，測量儀器的數(shù)字化是發(fā)展智能化、虛擬化、網(wǎng)絡(luò)化的前提和基礎(chǔ)。虛擬儀器技術(shù)能快速將計算機技術(shù)與儀表技術(shù)的最新成果轉(zhuǎn)化為儀器性能的提升[7][8]，利用模塊化的測試硬件實現(xiàn)功能多樣、使用方便、兼容性強的信號測量與控制系統(tǒng)[10][11]，在儀器儀表發(fā)展史上具有里程碑式的意義。網(wǎng)絡(luò)化虛擬儀器充分利用網(wǎng)絡(luò)優(yōu)勢，將各個功能組塊分布到不同的網(wǎng)絡(luò)物理位置實現(xiàn)遠距離互聯(lián)，系統(tǒng)搭建靈活，在線儀器數(shù)基本不受限制，共享網(wǎng)內(nèi)資源[17]，可以通過遠程數(shù)據(jù)庫完成測控數(shù)據(jù)的遠程處理與存儲[14]，單系統(tǒng)實現(xiàn)多信號的可控化測量、處理與結(jié)果表現(xiàn)，極大地降低了系統(tǒng)搭建、運行、維護成本。另外美國的HP、Tektronic和安捷倫等公司等在網(wǎng)絡(luò)化虛擬儀器方面都有自己的成功之處?，F(xiàn)階段完全的網(wǎng)絡(luò)化控制系統(tǒng)的實現(xiàn)障礙是網(wǎng)絡(luò)傳輸延遲的不確定性，主要的解決途徑有改善網(wǎng)絡(luò)質(zhì)量，改進通信協(xié)議和建立包含延遲的等方法[15][16]，但是都沒有從根本上解決實時性問題?，F(xiàn)今的發(fā)展主要有以下方向和趨勢：更強大的網(wǎng)絡(luò)通信，更便捷的人機交互，更低功耗，更小尺寸[19][46]。測控科研實踐過程中，如果每次實驗或者每個項目都對應(yīng)開發(fā)一個具有專用功能的軟硬件系統(tǒng)，不僅耗時，而且耗費資金，這就迫切需要一個通用的測控平臺，根據(jù)不同項目或?qū)嶒炛恍枰鱿鄳?yīng)軟件更新和少量硬件更改就可以滿足需求，這樣即縮短了開發(fā)時間又降低了項目成本。（7）系統(tǒng)聯(lián)調(diào)，實現(xiàn)所設(shè)計的測控功能。第四章， 基于FPGA和DSP的測控卡級軟件設(shè)計，完成QuartusII環(huán)境下FPGA內(nèi)一些具體的測控功能代碼塊的實現(xiàn)和CCS環(huán)境下基于DSP的下位測控端控制流程及具體測控功能的實現(xiàn)方法。現(xiàn)代數(shù)據(jù)采集及控制領(lǐng)域中原來越多的現(xiàn)場采集設(shè)備需要擴展網(wǎng)絡(luò)功能以實現(xiàn)遠程控制和數(shù)據(jù)傳輸，以太網(wǎng)以其低成本、易于集成、傳輸距離遠的優(yōu)勢得到了廣泛應(yīng)用。同時在上位機Visual Studio C 環(huán)境下[43][44]，設(shè)計測控軟件界面，開發(fā)網(wǎng)絡(luò)通信功能，上位機端主要負責(zé)測控終端的任務(wù)下發(fā)及模式配置、交互測控數(shù)據(jù)、通過文件型數(shù)據(jù)庫對獲得的測試文件進行管理和整個系統(tǒng)進行實時監(jiān)控。圖2 2 工業(yè)以太網(wǎng)主要結(jié)構(gòu) 如圖22(a)所示基于TCP/IP的實現(xiàn)，這種方式沿用了以太網(wǎng)的14層，通過上層合理的控制來應(yīng)對通信中的非確定性，而且能夠與商用網(wǎng)絡(luò)自由地通信，但只適用于對實時性要求不高的應(yīng)用，使用這種方式的典型協(xié)議有和等；如圖22(b)所示的基于以太網(wǎng)的實現(xiàn)，使用未修改過的以太網(wǎng)通信硬件，上層利用一種專用的傳輸協(xié)議來傳輸特定，并通過一個一定的時間來占用以太網(wǎng)資源，可以實現(xiàn)較高的實時性，這類協(xié)議主要有、等；如圖22(c)所示基于修改過的以太網(wǎng)的實現(xiàn)，這種方式對以太網(wǎng)協(xié)議進行了修改(硬件修改)，通過MAC來對實時通道內(nèi)的通信進行控制，非實時數(shù)據(jù)仍然可以傳輸，可以獲得響應(yīng)時間小于，這種方式下的典型協(xié)議主要包括、和等。本系統(tǒng)的嵌入式數(shù)據(jù)采集控制卡可以很好地完成實時測控功能，網(wǎng)絡(luò)通信主要進行大量數(shù)據(jù)的高速傳輸，對實時性要求不高，綜合考慮這些因素，本系統(tǒng)采用了基于第一種方式的通信協(xié)議。本系統(tǒng)設(shè)計的測控卡的架構(gòu)如圖23灰色區(qū)域所示。FPGA的觸發(fā)器資源豐富，內(nèi)部數(shù)據(jù)流并行，非常適合總線譯碼、外部中斷觸發(fā)的擴展及大量數(shù)據(jù)的并行處理。通經(jīng)過調(diào)研發(fā)現(xiàn)，文件型數(shù)據(jù)庫有等特點，比較適合有較多操作的測控領(lǐng)域的應(yīng)用，而關(guān)系型數(shù)據(jù)庫更適合商業(yè)領(lǐng)域應(yīng)用。 系統(tǒng)將采用功能強大、使用方便的VC語言為開發(fā)環(huán)境，搭建一個軟件平臺，并在其中搭載各功能塊。第3章 數(shù)據(jù)采集控制卡的硬件設(shè)計 數(shù)據(jù)采集控制卡的模塊劃分為了提高系統(tǒng)通用性、可擴展性，便于日后系統(tǒng)升級和損耗器件的更換，測控卡采用了模塊化設(shè)計，由DSP最小系統(tǒng)模塊、FPGA最小系統(tǒng)模塊、綜合應(yīng)用模塊和一些其它的專用功能模塊組成，具體結(jié)構(gòu)組成如圖31所示。 數(shù)據(jù)采集控制卡硬件電路設(shè)計 DSP模塊電路設(shè)計 TMS320F28335介紹TMS320F28335是美國德州儀器公司最新推出的一款帶有浮點處理器(FPU)的新一代高性能數(shù)字信號控制器[25]，對已經(jīng)在廣泛領(lǐng)域中得到應(yīng)用的定點DSP TMS320F2812在性能方面有全面的改進。TI公司的TPS767D301PWP型電源芯片，封裝緊湊，高耐熱，雙路輸出均有熱關(guān)斷功能，其中一路電壓輸出可調(diào)。系統(tǒng)內(nèi)兼有模擬、數(shù)字信號，為了降低數(shù)字信號對模擬信號的串?dāng)_，電源方面需要采取有效的屏蔽措施。 片上AD外部電路圖3 4 DSP最小系統(tǒng)模塊模數(shù)轉(zhuǎn)換部分28335片上的12位分辨率的數(shù)模轉(zhuǎn)換器有16路獨立的采樣保持電路，采樣方式靈活多樣，16路的S/H結(jié)果對應(yīng)一個轉(zhuǎn)換電路進行可控的分時轉(zhuǎn)換，轉(zhuǎn)換器的轉(zhuǎn)換精度高，轉(zhuǎn)換啟動方式靈活[33]。 復(fù)位電路部分28335對復(fù)位信號要求比較嚴格，如果復(fù)位信號出現(xiàn)尖峰毛刺，頻繁復(fù)位容易對器件造成損傷。由于DSP的啟動模式的一般很少改變，所以本系統(tǒng)的設(shè)計的啟動模式選擇電路不采用比較占用板上空間的跳線方式，而是通過四個對地的20KΩ電阻進行設(shè)置。EP2C8系列FPGA器件擁有較豐富的片上資源，綜合本系統(tǒng)的功能要求，權(quán)衡了片上邏輯資源、芯片引腳數(shù)及尺寸等因素，選擇的芯片型號為EP2C8系列中的EP2C8Q208C8N，資源如表31所示。支持多種調(diào)試工具，如SignalTapII 嵌入式邏輯分析儀為實時觀察片內(nèi)硬件邏輯提供了途徑。Cyclone II系列FPGA的邏輯配置方法較為靈活豐富，根據(jù)外圍配置芯片及電路的不同，其配置模式也分為主動模式（AS）、被動模式（PS）和基于JTAG模式三種。 電源模塊FPGA的穩(wěn)定工作工作需要高性能的電源供給，~，外圍IO電壓VCCIO的電壓范圍與其IO通信所遵循的協(xié)議電平相關(guān)。無需外部電阻調(diào)校。在QuartusII中使能后，當(dāng)56引腳DEV_OE被低電平信號拉低后所有的I/O輸出就會被設(shè)置成高阻態(tài)，信號變高后I/O輸出將回復(fù)正常；當(dāng)206引腳DEV_CLRn被低電平信號拉低后所有的內(nèi)部寄存器將暫時歸零，信號變高后寄存器將回復(fù)原始值；當(dāng)26引腳nCONFIG被低電平信號拉低后FPGA 將丟失配置邏輯且I/O呈高阻態(tài)，歸高后FPGA將重新進行邏輯配置。圖3 10 綜合應(yīng)用模塊的電源設(shè)計如圖310所示，當(dāng)DSP和FPGA模塊卡插接到綜合應(yīng)用模塊時系統(tǒng)將會有較大的功率需求，所以兩款電源芯片的封裝選擇為TO220，以便安裝散熱片。增量式位置信號，該信號為三對六線差分，通過FPGA內(nèi)的增量式光電編碼器位置解碼模塊可以獲得代表位置量的脈沖計數(shù)結(jié)果；絕對式位置信號，針對基于BissC通信協(xié)議的某型號圓光柵，該信號為兩對四線差分，F(xiàn)PGA通過與其進行串行同步通信，可以獲得絕對位置信息。表3 2兩種位置傳感器件通訊接口引腳對應(yīng)表圓光柵（絕對）編碼器（增量）1NCA+2NCA3SLO+B+4SLOB55V5V6MA+Z+7MAZ85V5V9GNDGND圖3 12 A/B/Z和MA/SLO信號的差分轉(zhuǎn)換電路具體的電路實現(xiàn)如圖312所示。為了兼容其他的各種通信接口，綜合應(yīng)用模塊設(shè)計了兩路40針I(yè)DE插槽，在FPGA上設(shè)計相應(yīng)的邏輯功能就可以實現(xiàn)多接口的兼容，比如可以擴展外部的AD、DA和存儲器等。圖3 14 綜合應(yīng)用模塊SCI接口設(shè)計CAN通信芯片為SN65HVD232，它是為遵循ISO11898標(biāo)準(zhǔn)的CAN物理層通信而設(shè)計的專用芯片，可達1Mbps的通信速率，電路設(shè)計如圖315所示。即同時只能有一個主機（DSP /FPGA）通過一種接口（SPI/SCI/I2C/CAN）與外部相連。測控卡的工作模式有兩種：一種是單卡執(zhí)行測控工作；另一種是多卡通過以太網(wǎng)通信模塊構(gòu)成網(wǎng)絡(luò)，聯(lián)網(wǎng)運行。圖3 19 以太網(wǎng)協(xié)議專用接口芯片內(nèi)部功能示意圖利用接口芯片開發(fā)以太網(wǎng)通信功能，省卻了對復(fù)雜的TCP/IP協(xié)議棧的細化研究，開發(fā)相對簡便，能夠方便快速地搭建一個多端點的通信網(wǎng)絡(luò)，進行數(shù)據(jù)的聯(lián)網(wǎng)傳輸，同時很好地利用了PC機網(wǎng)卡、網(wǎng)口等既有硬件設(shè)施，可以實現(xiàn)有很高的性價比。 電源構(gòu)成和時鐘生成，可以直接對其解耦和數(shù)模分離后重新引入芯片供電端，這極大簡化了電源部分的設(shè)計。如圖，可以根據(jù)自己的選擇焊接相應(yīng)電阻。與MAGJACK接口的連接形式固定，對兩對四線的差分線要通過電阻和電容濾波電路提高信號質(zhì)量。 本章小結(jié)本章完成了信號采集控制卡各模塊和以太網(wǎng)接口獨立模塊的硬件設(shè)計，對相關(guān)功能列出了設(shè)計注意事項及適應(yīng)本系統(tǒng)功能要求的設(shè)計特點，經(jīng)過元器件的焊接與整卡聯(lián)調(diào)，各項功能正常，章末列出了一些電路設(shè)計時候關(guān)于信號完整性方面的一些注意事項與設(shè)計、調(diào)試經(jīng)驗。QuartusII豐富的LPM宏功能模塊是Altera團隊開發(fā)的成熟的底層功能模塊，構(gòu)建復(fù)雜高級系統(tǒng)時充分利用這些模塊可以有效提高系統(tǒng)穩(wěn)定性、縮短開發(fā)周期、簡化設(shè)計的復(fù)雜度。圖4 1 FPGA開發(fā)流程 FPGA功能模塊概覽圖4 2 FPGA片上邏輯功能塊及關(guān)系示意圖FPGA作為測控卡的協(xié)處理器，主要功能在于增強系統(tǒng)的兼容性與可擴展性，只要在FPGA內(nèi)植入相應(yīng)邏輯，就可以為系統(tǒng)擴展多樣的接口。這些功能塊極大提升了測控系統(tǒng)的信號測量和控制能力，方便了以本測控系統(tǒng)為平臺開展各種實驗與工程應(yīng)用。圖4 3 DSP與FPGA通信邏輯示意圖各信號線與DSP對應(yīng)引腳的連接和功能如表41所示。功能塊7，如果某一功能塊未分配任務(wù)，則數(shù)據(jù)輪詢時對其缺??；②任務(wù)輪放、中斷輪詢，當(dāng)某些任務(wù)實時性要求比較強時，DSP接受XINT1引腳的中斷請求[29]，并通過查詢requ[2..0]的信息以執(zhí)行對相應(yīng)功能塊的讀寫操作。 主接口通過發(fā)出通訊時鐘信號來控制數(shù)據(jù)獲取時序和數(shù)據(jù)傳輸速率，從接口通過接收到的時鐘信號來向主接口返回數(shù)據(jù)信息。26bit的位置數(shù)據(jù)可得光柵位置檢測分辨率為 （41） ，不會使系統(tǒng)的控制精度在理論上受限。此類伺服系統(tǒng)的伺服周期一般都在ms級，1ms即可滿足伺服性能。綜合考慮而這的延遲，取。驗證正確無誤后輸出26bit的位置數(shù)據(jù)供DSP讀取。 圖4 6 BissC信號讀取模塊邏輯流程圖圖4 7 光柵BissC通信硬件測試邏輯結(jié)果 光電編碼器信號解碼模塊 傳統(tǒng)的光電編碼器，一般通過A、B、Z三路輸出表示轉(zhuǎn)軸位置，其中A、B為相位相差90176。圖4 8 增量式位置信號讀取示意圖濾噪功能塊將A、B、Z三路信號每路都通過四級D觸發(fā)器，假設(shè)D觸發(fā)器的觸發(fā)時鐘頻率為，則小于時間的噪聲尖峰都將被濾除，以此實現(xiàn)數(shù)字濾波。當(dāng)外部有讀取通知時，鎖存器將計數(shù)器當(dāng)前計數(shù)值鎖存，防止在讀取操作時計數(shù)值變化造成的誤讀。K4S641632是64Mb的SDRAM，信號兼容LVTTL，支持自動刷新，有16bit/8bit兩種數(shù)據(jù)總線形式，本系統(tǒng)采用16bit位寬模式，8bit模式不介紹，其引腳功能如表43所示。模式寄存器的位含義見表，本系統(tǒng)將其設(shè)為‘000000100010’，即突發(fā)傳輸為4，CAS延時期為2。K4S641632的操作流程如圖411所示。 AD976 控制模塊的實現(xiàn) AD976是轉(zhuǎn)換頻率可達100KSPS的高速16位并行輸出AD轉(zhuǎn)換器，單端5V供電，測量電壓范圍可達177。clkin為時鐘輸入端；R//C為輸出至AD的占空比1:9的100k信號，用以觸發(fā)器轉(zhuǎn)換功能，使AD工作于最大轉(zhuǎn)換速率下；/CS為輸出給AD的片選；datain[15..0]為AD轉(zhuǎn)換結(jié)果輸入；adbusy為AD數(shù)出的忙狀態(tài)信號，上升沿表示AD輸出結(jié)果有效，本模塊用以觸發(fā)對datain[15..0]的邏輯鎖存，輸出dataout[15..0]給DSP。 多周期等精度同步測頻模塊 測頻原理傳統(tǒng)的基于T法和M法的測頻方法有很明顯的應(yīng)用局限和測頻誤差，本節(jié)介紹了一種多周期等精度同步測頻法的測頻原理，并在FPGA中得以實現(xiàn)[38][39]。如圖417所示編寫好各功能單元的功能塊，下載到FPGA中硬件測試，當(dāng)閘門時間設(shè)為100ms，由信號發(fā)生器發(fā)生標(biāo)準(zhǔn)的頻率確定的方波，經(jīng)FPGA測試，當(dāng)在1MHZ~10HZ可以準(zhǔn)確、即時測得的頻率值，且當(dāng)f1≤100KHZ時，其測量結(jié)果誤差≤‰。所以在測量時實性和測量精度方便要權(quán)衡利弊，做好取舍。正弦波、鋸齒波、三角波的實現(xiàn)是基于直接數(shù)字頻率合成(DDFS)技術(shù)實現(xiàn)的[40][41]。一個幅值歸一、初始相位為零、單頻的簡單正弦信號可表示為 （46）對其以Tc為周期進行采樣，則其離散化的波形序列為 （47）即相位序列為 （48）可得每步的相位增量為 （49）將2π分成等份作為最小量化單位，假設(shè)隨著序列自變量n的增加，相位的變化為：每次增加M個等份，即相位增量為 （410）由(49)和(410)兩式可得 （411）根據(jù)香濃采樣定理，必須有，則有。廣泛使用的方法是通過定制ROM存儲器來存儲相位序列號所對應(yīng)的幅值，然后輸入序列號對應(yīng)地址來輸出幅值的方式解決幅相對應(yīng)問題。它們的控制方法和電路設(shè)計簡單，此處不做介紹。FPGA內(nèi)實現(xiàn)DDS的各模塊與A/D和LPF器件的實際連接如圖419所