【正文】 le, network service module. They three are not only closely interrelated but also relatively independent. Network service module is the bridge of the munication between local dataacquisitionamp。 碩士學(xué)位論文網(wǎng)絡(luò)化測(cè)控系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā)DESIGN AND DEVELOPMENT OF NETWORKED MEASUREMENT AND CONTROL SYSTEM 哈爾濱工業(yè)大學(xué)2014年7月國(guó)內(nèi)圖書(shū)分類號(hào)：TP273 學(xué)校代碼：10213 國(guó)際圖書(shū)分類號(hào)： 密級(jí)：公開(kāi)工學(xué)碩士學(xué)位論文網(wǎng)絡(luò)化測(cè)控系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā)碩士研究生:導(dǎo)師:副教授申請(qǐng)學(xué)位:工學(xué)碩士學(xué)科、專業(yè):控制科學(xué)與工程所在單位:航天學(xué)院答辯日期:2014年7月授予學(xué)位單位:哈爾濱工業(yè)大學(xué)Classified Index: TP273: Dissertation for the Master Degree in EngineeringDESIGN AND DEVELOPMENT OF NETWORKED MEASUREMENT AND CONTROL SYSTEM Candidate：JSupervisor：Associate Prof. ZhAcademic Degree Applied for：Master of EngineeringSpeciality：Control Science and EngineeringAffiliation：School of AstronauticsDate of Defence：July, 2014DegreeConferringInstitution：Harbin Institute of Technology摘 要測(cè)量與控制是現(xiàn)代工程科技不可或缺的兩個(gè)重要組成部分。control cards are the actual executors, which consist the network topology through ethernet and manipulated by someone through the system software running on PC.The functional architecture of the dataacquisitionamp。專用儀表，將所需要的測(cè)試功能設(shè)計(jì)成電路卡，然后通過(guò)計(jì)算機(jī)主板上的相關(guān)接口與之相連，構(gòu)成一個(gè)基于PC的專用測(cè)量?jī)x器，不僅結(jié)合了通用接口總線和智能化測(cè)量的優(yōu)勢(shì)，同時(shí)還能充分利用PC強(qiáng)大的數(shù)據(jù)處理[7]。嵌入式控制系統(tǒng)是以應(yīng)用為導(dǎo)向，基于計(jì)算機(jī)技術(shù)的，功能架構(gòu)的，可以適應(yīng)高可靠性、低成本、低功耗、小尺寸等多方面需求的，集軟硬件于一體的靈活系統(tǒng)[18]。結(jié)論部分，敘述實(shí)際工作內(nèi)容及步驟，總結(jié)課題研究結(jié)果。TCP主要用于系統(tǒng)上電后進(jìn)行初始任務(wù)配置和與一些重要節(jié)點(diǎn)信號(hào)的通信；UDP主要是用于對(duì)大量實(shí)時(shí)數(shù)據(jù)的傳輸，由于其無(wú)連接特性，可以使通信帶寬大大增加，但是傳輸安全性會(huì)相應(yīng)降低。 本章小結(jié)本章根據(jù)網(wǎng)絡(luò)化嵌入式測(cè)控系統(tǒng)的特點(diǎn)及背景項(xiàng)目需求，分別從四個(gè)方面完成系統(tǒng)的總體實(shí)現(xiàn)構(gòu)想：對(duì)比幾種以太網(wǎng)優(yōu)缺點(diǎn)，最終確定網(wǎng)絡(luò)通信方式的選型；完成數(shù)據(jù)采集控制卡的結(jié)構(gòu)設(shè)計(jì)；對(duì)比關(guān)系型數(shù)據(jù)庫(kù)和文件型數(shù)據(jù)庫(kù)的優(yōu)缺點(diǎn)，確定基于文件型數(shù)據(jù)庫(kù)的實(shí)時(shí)數(shù)據(jù)存儲(chǔ)方案；提煉并細(xì)化上位機(jī)測(cè)控系統(tǒng)軟件的功能需求。為了進(jìn)一步降低電源的高頻分量，在電源進(jìn)入DSP之前還需要通過(guò)電容組進(jìn)行對(duì)地解耦。SOPC功能方面，支持Nios II系列軟核處理器，可以擴(kuò)展基于C語(yǔ)言開(kāi)發(fā)的具有高可配置性的處理器，而且其執(zhí)行邏輯為順序，方便了習(xí)慣于傳統(tǒng)語(yǔ)言開(kāi)發(fā)邏輯的的軟件設(shè)計(jì)與程序移植，提高了FPGA資源的利用率。圖3 8 FPGA片上PLL電源調(diào)制電路EP2C8Q208C8N片上有兩個(gè)PLL需要外部電源供電，參考相關(guān)數(shù)據(jù)手冊(cè)[23]這部分電路設(shè)計(jì)如圖38所示，通過(guò)磁珠和解耦電容對(duì)PLL電源的質(zhì)量進(jìn)行提升，大容值的電容放在FPGA遠(yuǎn)端，兩個(gè)低容值的電容放在近端，在PCB布局時(shí)要離FPGA要盡可能地近，放置PCB布線規(guī)則標(biāo)號(hào)以提醒以上設(shè)計(jì)規(guī)則。 U7具有雙路異向差分信號(hào)轉(zhuǎn)換功能，通過(guò)跳線選擇，U7可以實(shí)現(xiàn)絕對(duì)式模式下單線MA信號(hào)到雙線MA+/MA的輸出轉(zhuǎn)換和增量式模式下雙線Z+/輸入信號(hào)到單線Z信號(hào)的轉(zhuǎn)換。 以太網(wǎng)通信芯片簡(jiǎn)介本系統(tǒng)選用的接口芯片典型技術(shù)特性及優(yōu)勢(shì)有：高速網(wǎng)絡(luò)數(shù)據(jù)傳輸，可達(dá)50Mbps；支持OSI模型中1~4層的硬件實(shí)現(xiàn)；內(nèi)嵌10/100 Base TX以太網(wǎng)物理層；軟硬件混合TCP/IP協(xié)議：TCP、UDP、ICMP、IPvAR、PPPPoE；8個(gè)獨(dú)立傳輸層端口同時(shí)、獨(dú)立連接；支持并行總線數(shù)據(jù)傳輸；128K的數(shù)據(jù)收發(fā)緩沖區(qū)，且可以動(dòng)態(tài)進(jìn)行分配調(diào)整；外部25MHZ，內(nèi)部鎖相環(huán)倍頻至150 MHZ。圖3 21 網(wǎng)線接口設(shè)計(jì) 電路設(shè)計(jì)注意事項(xiàng)及硬件調(diào)試方法高速信號(hào)系統(tǒng)在進(jìn)行PCB板設(shè)計(jì)時(shí)關(guān)于信號(hào)完整性有一些方需要注意的事項(xiàng)：高速信號(hào)走線時(shí)信號(hào)回流路徑（地）要盡可能與信號(hào)去線在臨近兩層信號(hào)層上保持拓?fù)浣Y(jié)構(gòu)的一致，這樣兩線的信號(hào)磁場(chǎng)會(huì)基本抵消，關(guān)鍵信號(hào)可以設(shè)計(jì)專用的信號(hào)回流地線[34]；信號(hào)線變向時(shí)要以鈍角或圓角形式，同一路徑的信號(hào)線寬窄要保持不變以形成均勻傳輸線，防止傳輸線的變化導(dǎo)致的特性阻抗不定，從而降低信號(hào)反射，減小對(duì)信源的干擾；死銅一定要去除，否則不但起不到屏蔽干擾的效果，反而會(huì)加劇信號(hào)耦合；每個(gè)芯片都在電源引腳的盡可能近處放置小容量的解耦電容，濾除高頻的紋波干擾提升電源性能；大容量電容在高頻時(shí)呈現(xiàn)一定的感抗特性（鋁電解電容尤其明顯），所以宜并聯(lián)一個(gè)小容量電容以提升高頻特性。 DSP與FPGA通信模塊測(cè)控卡是基于多任務(wù)工作方式的，F(xiàn)PGA上會(huì)同時(shí)有多個(gè)功能塊被DSP分配了任務(wù)而處于工作狀態(tài)，為了協(xié)調(diào)好FPGA片上諸多功能模塊與DSP進(jìn)行高質(zhì)量的通信，本系統(tǒng)編寫(xiě)了專用的通信控制功能塊，通過(guò)簡(jiǎn)單的接口協(xié)議實(shí)現(xiàn)二者的數(shù)據(jù)交互。光柵數(shù)據(jù)手冊(cè)相關(guān)極限值如表42所示，MA的時(shí)鐘速度要求在250KHZ到10MHZ之間，為了降低線纜延遲的影響，盡量選擇低的MA頻率，同時(shí)還要兼顧伺服周期的限制，確保在伺服周期內(nèi)足以傳輸所有串行數(shù)據(jù)位。通過(guò)FPGA內(nèi)部的計(jì)數(shù)邏輯，我們就可以得到表示當(dāng)前位置信號(hào)的計(jì)數(shù)值，同時(shí)，為了指示零位，編碼器每周還會(huì)輸出一個(gè)零位脈沖Z，用以計(jì)數(shù)器清零。注：行地址與列地址線是分時(shí)復(fù)用的，且無(wú)相關(guān)的外部切換控制引腳，K4S641632是通過(guò)一定時(shí)間的等待之后自動(dòng)實(shí)現(xiàn)引腳功能切換的。1個(gè)被測(cè)信號(hào)的計(jì)數(shù)誤差。正弦信號(hào)的幅值就是當(dāng)前相位值的函數(shù)，得到當(dāng)前相位就可以計(jì)算當(dāng)前幅值。設(shè)計(jì)正弦信號(hào)目標(biāo)頻率范圍為5K~1HZ，則為320K~64HZ。本模塊的設(shè)計(jì)便是基于簡(jiǎn)單的DDFS原理，在FPGA中實(shí)現(xiàn)了具有頻率可調(diào)的正弦波、鋸齒波、三角波發(fā)生功能的簡(jiǎn)單信號(hào)發(fā)生器。經(jīng)實(shí)際測(cè)試，本模塊工作可靠，能實(shí)現(xiàn)在AD976最大轉(zhuǎn)換頻率下的可靠運(yùn)行。表4 4 K4S641632操作命令命令操作方法功能命令符RASCASWE空操作NOP111激活頁(yè)ACT011讀RD101寫(xiě)WR100停止突發(fā)操作BT110預(yù)充電PCH010刷新ARF001配置寄存器MRS000 K4S641632的操作在對(duì)K4S641632進(jìn)行讀寫(xiě)操作之前要通過(guò)片上寄存器設(shè)置其工作模式，具體流程如下: ①上電，加時(shí)鐘；②CKE=DQM=‘1’；③NOP操作300us；④PCH操作；⑤3次ARF操作。經(jīng)過(guò)實(shí)際測(cè)試，基于BissC協(xié)議的通信已完成并調(diào)試成功，可以正確獲取光柵角位置，工作穩(wěn)定，速率滿足預(yù)期設(shè)計(jì)目標(biāo)。圖4 4 BissC通信協(xié)議數(shù)據(jù)格式信號(hào)傳輸線由兩對(duì)相向的差分線耦組成，數(shù)據(jù)格式如44所示。如圖42所示，F(xiàn)PGA片上編寫(xiě)了豐富的功能模塊[31][32][36]，主要包括信號(hào)發(fā)生模塊、外部存儲(chǔ)器擴(kuò)展模塊、光柵/編碼器信號(hào)解碼模塊、測(cè)頻模塊等。由于本系統(tǒng)不涉及其他應(yīng)用方式，已在電路設(shè)計(jì)時(shí)將TEST_MODE[3..0]全部拉低，即“0000”選擇正常運(yùn)行模式。通過(guò)這些連接位，二者可以實(shí)現(xiàn)直接的數(shù)據(jù)交互，如圖318所示。DR9接口與既定的基于BissC協(xié)議的光柵接口相吻合，減少了接口轉(zhuǎn)換帶來(lái)的麻煩，而且DR(B)9兼容性強(qiáng)、應(yīng)用廣泛，能較好地適應(yīng)現(xiàn)場(chǎng)控制環(huán)境。AMS1117ADJ的輸出如式（31）。模塊的PCB設(shè)計(jì)成小塊獨(dú)立電路卡，DSP其它未在最小系統(tǒng)提及的引腳為功能引腳，與外部連接通過(guò)插針，電路結(jié)構(gòu)簡(jiǎn)單，不再贅述。圖3 2 DSP最小系統(tǒng)模塊電源部分電源部分的設(shè)計(jì)如圖32所示，TPS767D301有兩個(gè)適配輸出[22]，另一個(gè)可調(diào)，~，兩路輸出電流均可達(dá)1A，且每一個(gè)輸出端都有對(duì)應(yīng)的獨(dú)立輸入端，本系統(tǒng)將二者并一，通過(guò)對(duì)地解耦電容降低輸入的波動(dòng)。圖2 4 文件型數(shù)據(jù)庫(kù)結(jié)構(gòu)表2 1關(guān)系型數(shù)據(jù)庫(kù)與文件型數(shù)據(jù)庫(kù)結(jié)構(gòu)對(duì)比 本系統(tǒng)將開(kāi)發(fā)基于分布式文件型數(shù)據(jù)庫(kù)的數(shù)據(jù)管理功能模塊，旨在為網(wǎng)絡(luò)應(yīng)用提供的高性能數(shù)據(jù)存儲(chǔ)解決方案。隨著控制功能的不斷豐富、控制精度及測(cè)量精度的不斷提升所導(dǎo)致的數(shù)據(jù)傳輸量的不斷增大，這對(duì)更加高速有效的數(shù)據(jù)傳輸手段提出了需求。第二章， 測(cè)控系統(tǒng)整體設(shè)計(jì)方案，介紹了系統(tǒng)架構(gòu)，各模塊的功能分配,以太網(wǎng)、數(shù)據(jù)庫(kù)的選型，并細(xì)化列出了上位機(jī)測(cè)控軟件的具體需求。測(cè)量?jī)x器儀表的虛擬化和網(wǎng)絡(luò)化已經(jīng)成為現(xiàn)代儀器科學(xué)的發(fā)展趨勢(shì)，今后的測(cè)量?jī)x器將可以簡(jiǎn)單通過(guò)一公式以概之——“儀器” 控制系統(tǒng)現(xiàn)狀分析現(xiàn)代控制系統(tǒng)在歷經(jīng)了集散控制、現(xiàn)場(chǎng)總線控制階段后正逐步走向網(wǎng)絡(luò)化控制，其中通過(guò)以太網(wǎng)實(shí)現(xiàn)的網(wǎng)絡(luò)化控制系統(tǒng)以其無(wú)與倫比的數(shù)據(jù)傳輸帶寬、協(xié)議支持的廣泛性、對(duì)工業(yè)現(xiàn)場(chǎng)的適應(yīng)性和高可靠性已經(jīng)得到越來(lái)越多的關(guān)注和應(yīng)用[13]。 測(cè)量技術(shù)發(fā)展概述隨著測(cè)量技術(shù)的應(yīng)用領(lǐng)域越來(lái)越廣，測(cè)量?jī)x器儀表得到了快速的發(fā)展[6]，近代測(cè)量?jī)x器大致經(jīng)歷了如圖11所示的幾個(gè)發(fā)展階段[1][2][4]。三者既有緊密聯(lián)系的數(shù)據(jù)交互，又有相對(duì)獨(dú)立的功能執(zhí)行。系統(tǒng)的設(shè)計(jì)目標(biāo)是：滿足多受控系統(tǒng)同步的需要，搭建具有網(wǎng)絡(luò)化、可擴(kuò)展化、大數(shù)據(jù)帶寬特點(diǎn)的，應(yīng)用領(lǐng)域相對(duì)廣泛的測(cè)控平臺(tái)系統(tǒng)，實(shí)現(xiàn)信息的遠(yuǎn)程通信、測(cè)控功能的嵌入式實(shí)現(xiàn)、操作界面的虛擬化呈現(xiàn)。 Embedded control。網(wǎng)絡(luò)化虛擬儀表，電子通信、傳感器、信號(hào)處理、網(wǎng)絡(luò)和現(xiàn)場(chǎng)總線等技術(shù)不斷取得的新成果很快應(yīng)用到虛擬儀器領(lǐng)域中，虛擬儀器技術(shù)融合網(wǎng)絡(luò)化技術(shù)就形成了網(wǎng)絡(luò)化虛擬儀器技術(shù)[9]。網(wǎng)絡(luò)化測(cè)控系統(tǒng)以其多任務(wù)、網(wǎng)絡(luò)化、易于開(kāi)發(fā)的特點(diǎn)，已成為現(xiàn)代工控領(lǐng)域的總體發(fā)展趨勢(shì)。每個(gè)測(cè)控終端通過(guò)以太網(wǎng)通訊模塊擴(kuò)展以太網(wǎng)接口，由點(diǎn)及面，以上位主控機(jī)為中心拓?fù)涑梢粋€(gè)以太網(wǎng)網(wǎng)絡(luò)，實(shí)現(xiàn)上位機(jī)與測(cè)控終端的數(shù)據(jù)交互，滿足了大數(shù)據(jù)量與較高實(shí)時(shí)性的要求。FPGA最大特點(diǎn)是現(xiàn)場(chǎng)可編程，這就相當(dāng)于在一個(gè)芯片的尺寸空間內(nèi)擁有了可以任意變化的數(shù)據(jù)處理電路，而且速度級(jí)別都是硬件級(jí)的。圖3 1 數(shù)據(jù)采集控制卡功能構(gòu)成系統(tǒng)電路設(shè)計(jì)EDA環(huán)境為Altium Designer[35]，AD為Protel系列的最新版本，在延續(xù)Protel系列電子電路設(shè)計(jì)軟件簡(jiǎn)單易用、界面友好、功能全面等特點(diǎn)的同時(shí)，更加注意電路仿真、信號(hào)完整新分析、聯(lián)合開(kāi)發(fā)、第三方文件的識(shí)別、庫(kù)設(shè)計(jì)方面的合理性升級(jí)，而且它增加的一些順應(yīng)現(xiàn)代電子電路最新成果的功能也使其時(shí)刻保持在廣大電路研發(fā)人員中的較高的認(rèn)可度與使用率，如FPGA的仿真、硬件描述語(yǔ)言與C語(yǔ)言的支持等。同時(shí)，根據(jù)信號(hào)完整性理論[34]，信號(hào)在不均勻傳輸線中傳遞時(shí)會(huì)有一定能量比例的頻分量反射，而均勻傳輸線圖3 5 DSP最小系統(tǒng)模塊時(shí)鐘及復(fù)位電路的現(xiàn)實(shí)不存在性必然會(huì)導(dǎo)致時(shí)鐘信號(hào)由晶振到DSP的傳輸過(guò)程中存在一定的反射，所以本系統(tǒng)晶振的輸出串入一個(gè)低阻值的電阻R6，這樣可以有效衰減反射信號(hào)。 調(diào)試與配置接口圖3 6 FPGA的邏輯配置與硬件調(diào)試接口FPGA的邏輯輸入有兩個(gè)階段：燒寫(xiě)（programme）和配置（configurate），前者是將調(diào)試完畢的邏輯燒寫(xiě)到掉電不丟失的存儲(chǔ)器中，后者是上電后從非易失性存儲(chǔ)器中讀出邏輯形成特定的內(nèi)部硬件連接。 綜合應(yīng)用模塊電路設(shè)計(jì)和聯(lián)調(diào)完成DSP和FPGA最小模塊的設(shè)計(jì)之后，還需要一個(gè)綜合應(yīng)用模塊來(lái)完成二者的連接和外圍功能擴(kuò)展，將三者聯(lián)系起來(lái)就構(gòu)成了整個(gè)數(shù)據(jù)采集卡的硬件部分。SCI端口芯片選擇MAXIM公司的MAX3232D，傳輸速率高達(dá)250Kbps，通過(guò)DB9的母口與外界通信，電路設(shè)計(jì)如圖314。具體設(shè)計(jì)電路如圖320和321所示。QuartusII是Altera開(kāi)發(fā)的綜合性可編程邏輯器件EDA環(huán)境，延續(xù)了其上一代軟件MAX+PLUS II的眾多優(yōu)點(diǎn)，支持原理圖、VHDL、Verilog以及AHDL（Altera企業(yè)級(jí)標(biāo)準(zhǔn)的硬件描述語(yǔ)言）等多種設(shè)計(jì)輸入形式，可以完成從設(shè)計(jì)輸入、下載到硬件測(cè)試整個(gè)開(kāi)發(fā)流程[24]，同時(shí)QuartusII也對(duì)LeonardoSpectum、SynplifyPro、Modelsim第三方EDA工具提供了良好支持。由表42知，信號(hào)在在電纜中傳輸所經(jīng)歷的來(lái)回行程（例如，從主伺服到光柵，再回到主伺服）延遲約為10ns/m，光