【正文】 FPGA中的設(shè)計(jì)難點(diǎn)是通過(guò)60M的工作頻率獲。本模塊對(duì)60M工作頻率分頻獲得受控基頻，所以正弦信號(hào)輸出頻率為。所以本設(shè)計(jì)中取M=1，依靠改變基頻來(lái)改變頻率值。FPGA中的實(shí)現(xiàn)的是相位累加器部分和幅值查找表。TLC7226是四通道八位快速AD，按供電電源不同其工作頻率也不同，但是總能達(dá)到兆級(jí)速度；MAX280是截止頻率外部可調(diào)的五階LPF。圖4 18 直接數(shù)字信號(hào)合成功能實(shí)現(xiàn)模塊圖DDFS的功能構(gòu)成如圖418所示，相位累加器對(duì)頻率控制字M以基頻速率累加，輸出N位地址地址至幅值查找表得代表幅值的Q位數(shù)值，經(jīng)D/A轉(zhuǎn)換后輸出帶有高頻分量的階梯正弦波，然后經(jīng)LPF平滑后輸出。但是由于正弦函數(shù)幅相關(guān)系為非線形函數(shù)，實(shí)時(shí)計(jì)算將會(huì)使計(jì)算單元有很大的時(shí)間開銷，一般通過(guò)查表的方法來(lái)快速獲得幅度值。根據(jù)式（410），當(dāng)不變時(shí)，改變輸出信號(hào)的頻率的方式有兩種： （1）在基準(zhǔn)時(shí)鐘信號(hào)頻率確定的情況下，通過(guò)改變M的大小，就可以改變輸出正弦信號(hào)的頻率，M又稱頻率控制字；（2）在相位步增量M一定的情況下，通過(guò)改變基準(zhǔn)頻率來(lái)改變信號(hào)的頻率，且二者呈線性關(guān)系。三者發(fā)生原理相近，下面就正弦信號(hào)發(fā)生模塊為例進(jìn)行闡述。直接數(shù)字頻率合成是一種對(duì)基準(zhǔn)頻率按一定的轉(zhuǎn)換算法變換成多種頻率值和波形信號(hào)的技術(shù)，其合成信號(hào)具有極快的變頻速度，且輸出的信號(hào)具有連續(xù)的相位，易于數(shù)字化實(shí)現(xiàn)[45]。方波的發(fā)生原理相對(duì)簡(jiǎn)單，通過(guò)對(duì)基頻波的分頻就可以得到相應(yīng)頻率的方波。 基于DDFS技術(shù)的信號(hào)發(fā)生模塊 DDFS原理簡(jiǎn)介信號(hào)發(fā)生功能在工程中應(yīng)用廣泛，如正弦信號(hào)最典型的應(yīng)用是對(duì)某未知系統(tǒng)進(jìn)行掃頻以測(cè)試其傳輸特性然后可以獲得該系統(tǒng)的模型。通過(guò)增大參考信號(hào)頻率的值可以減小這種誤差、提高測(cè)量精度，但是的提高會(huì)受到兩個(gè)因素的限制：計(jì)數(shù)器的工作頻率和計(jì)數(shù)字長(zhǎng)增大導(dǎo)致的測(cè)量時(shí)間增長(zhǎng)。 經(jīng)分析，誤差源主要來(lái)自于對(duì)參考頻率的計(jì)數(shù)操作仍是非同步的，計(jì)數(shù)結(jié)果n2會(huì)存在177。圖4 17 測(cè)頻模塊實(shí)現(xiàn)原理示意圖設(shè)際測(cè)量時(shí)間Ttri內(nèi)，計(jì)數(shù)器對(duì)、信號(hào)的計(jì)數(shù)結(jié)果分別為nn2，則有 （45）可以看出，隨著的變化，的測(cè)量精度只與決定于n1 、n2和，與其自身無(wú)關(guān)，即“等精度”概念。 如圖417所示，由閘門時(shí)間輸出單元輸出目標(biāo)測(cè)量時(shí)間——閘門時(shí)間Tgate，但是其實(shí)際測(cè)量時(shí)間Ttri不是固定的，是由被測(cè)脈沖f1經(jīng)D觸發(fā)器對(duì)外部輸入Tgate隨機(jī)觸發(fā)而得的，如圖中所示這保證了Ttri是1/f1的整數(shù)倍，Tgate不包含可計(jì)算信息，避免了因?yàn)椴煌蕉鴮?dǎo)致的頻率計(jì)數(shù)時(shí)間內(nèi)的計(jì)數(shù)結(jié)果包含177。圖4 16 AD976控制模塊仿真結(jié)果 TLC7226 控制模塊的實(shí)現(xiàn) TLC7226為4通道，8位并行輸入DA轉(zhuǎn)換器，其控制簡(jiǎn)單，此處不單獨(dú)介紹。圖4 15 AD976控制模塊 對(duì)本模塊的仿真結(jié)果如圖416所示。圖4 14 外圍功能擴(kuò)展模塊之AD976電路圖表4 5 AD976引腳功能引腳號(hào)名稱功能3REF提供外部參考電壓6,713,22Dn16位轉(zhuǎn)換結(jié)果并行輸出，/CS為高或R//C為低時(shí)高阻態(tài)23BYTE高低8位輸出互換24R//C讀/轉(zhuǎn)換輸出，下降沿觸發(fā)轉(zhuǎn)換，上升沿使能輸出25/CS片選26/BUSYAD忙輸出，轉(zhuǎn)換開始直至結(jié)束前保持低，上升沿表示輸出有效 用VHDL語(yǔ)言編寫了如415圖所示的AD976控制模塊。10V，控制簡(jiǎn)單。圖4 13K4S641632控制模塊仿真邏輯圖 外部AD/DA擴(kuò)展模塊本模塊擴(kuò)展了兩種數(shù)模轉(zhuǎn)換器件的操作接口，分別是AD976和TLC7226。圖4 11 K4S641632的操作流程 了解了K4S641632的操作原理之后，利用VHDL語(yǔ)言編寫了如圖412所示的幾個(gè)功能模塊，實(shí)現(xiàn)對(duì)K4S641632的控制。具體的存儲(chǔ)單元在Bank、行、列地址選定之后就確定了，然后就可以通過(guò)DQn引腳進(jìn)行數(shù)據(jù)讀寫了。 初始化完成之后就要分步驟進(jìn)行如下操作：片選，Bank選定，選定Bank的行尋址激活，兩個(gè)時(shí)鐘周期之后進(jìn)行列地址的尋址激活。然后通過(guò)MRS命令來(lái)對(duì)K4S641632的模式寄存器進(jìn)行設(shè)置，執(zhí)行MRS操作期間A9A0引腳復(fù)用為寄存器設(shè)置數(shù)據(jù)輸入功能。表4 3K4S641632引腳功能圖引腳名稱引腳功能CLK芯片時(shí)鐘，上升沿有效CKE時(shí)鐘使能，高電平有效A0A11行、列地址(分時(shí)復(fù)用)BA0BA1Bank地址/RAS行地址使能，低有效/CAS列地址使能，低有效/WE寫使能,低有效DQM數(shù)據(jù)屏蔽，高有效DQ0DQ15數(shù)據(jù)輸入輸出/CS片選，低有效同時(shí)，根據(jù)RAS、CAS、WE三個(gè)引腳的不同電平狀態(tài)，其分別自定義了命令名稱以代表不同組合的功能，如表44所示。 外部存儲(chǔ)器擴(kuò)展模塊同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器的特點(diǎn)是靠電容電荷存儲(chǔ)信息，需要定時(shí)刷新，其尺寸往往比較小，結(jié)構(gòu)緊湊，但是無(wú)法進(jìn)行在FPGA內(nèi)綜合[37]，所以需要片外的獨(dú)立器件。對(duì)本模塊進(jìn)行時(shí)序仿真，結(jié)果如圖49和410所示，上面圖為正向轉(zhuǎn)動(dòng)時(shí)計(jì)數(shù)器加，下圖反向轉(zhuǎn)動(dòng)計(jì)數(shù)器減，過(guò)零時(shí)計(jì)數(shù)結(jié)果自動(dòng)歸零，CLR引腳可以有效進(jìn)行清零。計(jì)數(shù)器功能塊是用VHDL語(yǔ)言編寫的帶計(jì)數(shù)方向和異步清零控制功能的計(jì)數(shù)器，它的計(jì)數(shù)結(jié)果代表編碼器的當(dāng)前絕對(duì)位置值。四倍頻功能塊實(shí)現(xiàn)兩個(gè)功能：將濾噪后的A、B信號(hào)按90176。本系統(tǒng)FPGA內(nèi)的位置轉(zhuǎn)換邏輯示意如圖48所示。的方脈沖信號(hào)，經(jīng)過(guò)QEP(正交解碼)電路，可以獲得編碼器轉(zhuǎn)軸轉(zhuǎn)動(dòng)方向信號(hào)和四倍于A/B的脈沖信號(hào)，這樣就提高了位置測(cè)量分辨率。用嵌入式邏輯分析儀SignalTapII進(jìn)行硬件實(shí)時(shí)仿真，運(yùn)行結(jié)果如圖47所示，其中SLO_ack、SLO_ready、 SLO_start 和SLO_zero為內(nèi)部邏輯測(cè)試信號(hào)。 將VHDL語(yǔ)言文件封裝成較為形象的圖形功能模塊，方便在FPGA文件的頂層設(shè)計(jì)實(shí)體中調(diào)用。FPGA輸出MA時(shí)鐘信號(hào)驅(qū)動(dòng)光柵作出響應(yīng)，通過(guò)幾步的前期通信確定光柵已準(zhǔn)備好后，F(xiàn)PGA將SLO線上收到的串行數(shù)據(jù)按位接收、存儲(chǔ)，篩去起始位、“0”位，通過(guò)對(duì)誤差位、警告位和CRC位的檢驗(yàn)，確定數(shù)據(jù)接收結(jié)果的正確性。這樣就確保了由MA信號(hào)驅(qū)動(dòng)的光柵輸出信號(hào)能夠被FPGA內(nèi)部的信號(hào)讀取模塊正確捕捉。由表42知，信號(hào)在在電纜中傳輸所經(jīng)歷的來(lái)回行程（例如，從主伺服到光柵，再回到主伺服）延遲約為10ns/m，光柵內(nèi)的內(nèi)部傳播延遲 （44）。同時(shí)由表42知，位置信息獲取的請(qǐng)求循環(huán)率最大為25KHZ，即40us，所以完成一次位置數(shù)據(jù)獲取的時(shí)間應(yīng)滿足式（42） 40sT1ms （42）下面驗(yàn)證此時(shí)的數(shù)據(jù)傳輸能力是否滿足式（42）要求： （43）所以500KHZ的MA時(shí)鐘可以滿足系統(tǒng)需求,實(shí)際的請(qǐng)求循環(huán)率為1/92us=。表4 2 某型光柵通信電路的時(shí)間特性　最小典型最大單位Ack時(shí)間　　20usMA時(shí)鐘速度　10MHZ請(qǐng)求循環(huán)率　　25KHZ采樣瞬時(shí)4usRESOLUTE內(nèi)部線延遲ns由電纜長(zhǎng)度引起的線延遲10ns假設(shè)取MA時(shí)鐘的速度為500KHZ，即最大數(shù)據(jù)傳輸速率為500K bits/s。 Biss通信速率的確定 BissC通信的速度主要取決于通信主控端輸出的MA時(shí)鐘信號(hào)頻率。其中：“MA” —將位置采集請(qǐng)求和速率信息（時(shí)鐘）從主接口傳輸?shù)焦鈻? “SLO”—將位置數(shù)據(jù)從光柵傳輸?shù)脚cMA同步的主接口 獲取26bit位置數(shù)據(jù)后就可以通過(guò)簡(jiǎn)單的換算得到當(dāng)前角度位置。本系統(tǒng)中，F(xiàn)PGA為時(shí)序控制主接口，光柵為信號(hào)返回從接口。光柵廠商內(nèi)嵌的位置信號(hào)解算電路穩(wěn)定性好，上電立即識(shí)讀絕對(duì)位置，抗擾能力強(qiáng)，對(duì)光柵表面污跡具有很高的免疫辨識(shí)能力。表4 1 DSP與FPGA通信模塊信號(hào)線功能信號(hào)名稱與DSP對(duì)應(yīng)引腳功能rwindic任意GPIODSP讀寫操作前的預(yù)先通知，讓下位功能塊做好接收或發(fā)送數(shù)據(jù)的準(zhǔn)備rwsynXR//W(GPIO35)DSP輸出的讀寫操作的觸發(fā)信號(hào)addr[2..0]XA[2..0]下位模塊地址，通過(guò)譯碼器譯出塊選信號(hào)‘000’表示無(wú)功能塊被選中data[31..0]XD[31..0]數(shù)據(jù)rwrequXINT1功能塊的讀寫請(qǐng)求中斷輸出，以此請(qǐng)求DSP的讀寫操作requ[2..0]任意GPIO指示請(qǐng)求通信中斷的模塊 按圖43所示設(shè)計(jì)各代碼塊的功能后下載到FPGA后，實(shí)際調(diào)試結(jié)果顯示該模塊運(yùn)行可靠，受控性良好，可以實(shí)現(xiàn)DSP與FPGA之間的高速數(shù)據(jù)交互。DSP與FPGA的通信的工作模式有兩種：①任務(wù)輪放、定時(shí)輪詢，即所有功能模塊優(yōu)先級(jí)相同，DSP對(duì)需要的模塊分配任務(wù)，然后定時(shí)（閑時(shí)）進(jìn)行數(shù)據(jù)讀寫，順序?yàn)楣δ軌K功能塊2本通信控制模塊的原理構(gòu)成如圖43所示，設(shè)計(jì)中用到了DSP與FPGA的連接線一共41條。以下各模塊的設(shè)計(jì)過(guò)程中，現(xiàn)時(shí)有硬件實(shí)現(xiàn)條件的則給予硬件調(diào)試結(jié)果與性能，暫時(shí)沒有硬件實(shí)現(xiàn)條件的則通過(guò)仿真結(jié)果驗(yàn)證模塊功能的可靠與真實(shí)性。同時(shí)還擴(kuò)展了一個(gè)專用接口和兩個(gè)通用接口，通過(guò)專用差分信號(hào)轉(zhuǎn)換接口可以與外部連接的某型號(hào)編碼器和光柵模塊進(jìn)行數(shù)據(jù)交互，通過(guò)通用接口能夠與外部擴(kuò)展的存儲(chǔ)器、AD/DA器件、測(cè)頻信號(hào)調(diào)制電路等通信。同時(shí)，當(dāng)DSP有大量數(shù)據(jù)需要實(shí)時(shí)處理時(shí)可以以任務(wù)的形式分發(fā)給FPGA，在FPGA內(nèi)編寫相應(yīng)處理邏輯電路，之后FPGA輸出處理結(jié)果給DSP。在本系統(tǒng)的開發(fā)過(guò)程中便頻繁用到SignalTapII。利用QuartusII進(jìn)行FPGA開的完整流程如圖41所示。QuartusII是Altera開發(fā)的綜合性可編程邏輯器件EDA環(huán)境，延續(xù)了其上一代軟件MAX+PLUS II的眾多優(yōu)點(diǎn)，支持原理圖、VHDL、Verilog以及AHDL（Altera企業(yè)級(jí)標(biāo)準(zhǔn)的硬件描述語(yǔ)言）等多種設(shè)計(jì)輸入形式，可以完成從設(shè)計(jì)輸入、下載到硬件測(cè)試整個(gè)開發(fā)流程[24]，同時(shí)QuartusII也對(duì)LeonardoSpectum、SynplifyPro、Modelsim第三方EDA工具提供了良好支持。第4章 數(shù)據(jù)采集控制卡的軟件設(shè)計(jì)上一章已經(jīng)搭建好數(shù)據(jù)采集控制卡的硬件平臺(tái)，本章將分別以FPGA和DSP 為中心敘述了主要測(cè)控功能的實(shí)現(xiàn)。在硬件調(diào)試過(guò)程中，科學(xué)合理的調(diào)試步驟能降低危險(xiǎn)性、提高成功率，本系統(tǒng)調(diào)試采用循序漸進(jìn)方式，危險(xiǎn)性最高的電源部分最先調(diào)試，先將防電源反接的肖特基二極管和電源芯片焊好，測(cè)量輸出，確定基本設(shè)計(jì)正確，然后焊接解耦大容量極性電容，之后完成振蕩電路和必須的芯片模式設(shè)置電路，然后焊接仿真器連接接口，檢查確認(rèn)后，連接仿真器確定DSP和FPGA最小系統(tǒng)能成功工作，最后再對(duì)其他外圍電路進(jìn)行焊接。同時(shí)MAGJACK上還有黃綠兩個(gè)LED通信狀態(tài)提示燈，通過(guò)接口芯片的專用信號(hào)輸出引腳對(duì)其進(jìn)行驅(qū)動(dòng)，如圖321所示。 表3 3 PHY模式設(shè)置OP_MODE[3][2][1][0]描述000000010010其它保留模塊卡與外部主機(jī)微控制器的通信接口主要信號(hào)線有：16位數(shù)據(jù)線、10位地址線、8/16數(shù)據(jù)位寬選擇、芯片復(fù)位、讀寫邏輯、芯片片選和外部中斷觸發(fā)。當(dāng)選擇了內(nèi)部物理層（PHY）模式后，還要通過(guò)TEST_MODE[3..0]選擇內(nèi)部物理層的工作方式。圖3 20 以太網(wǎng)協(xié)議專用接口芯片電路設(shè)計(jì) 模式選擇 接口芯片內(nèi)部集成有物理層PHY功能，但是同時(shí)還擁有外部PHY芯片的連接接口，如表33所示，通過(guò)OP_MODE[3..0]的設(shè)置可以選擇應(yīng)用內(nèi)部或者外部PHY。那么模塊卡上就無(wú)需其他電源芯片，本系統(tǒng)就采用這種設(shè)計(jì)，因此電源模塊只有解耦電容連接和數(shù)模電源分離，此處不贅述。具體設(shè)計(jì)電路如圖320和321所示。 以太網(wǎng)通信模塊的電路設(shè)計(jì)以太網(wǎng)通信模塊也是一個(gè)分立的物理模塊，要有獨(dú)立的卡上電源與系統(tǒng)時(shí)鐘電路。芯片具體功能示意如圖319所示。本節(jié)主要內(nèi)容是基于以太網(wǎng)協(xié)議專用接口芯片（以下簡(jiǎn)稱接口芯片）的以太網(wǎng)通信模塊的設(shè)計(jì)。圖3 18 功能應(yīng)用模塊DSP和FPGA連接方式 以太網(wǎng)通信模塊的設(shè)計(jì)雖然以太網(wǎng)通信模塊不屬于數(shù)據(jù)采集控制卡的部分，但是其應(yīng)用與測(cè)控卡緊密相連，所以將其硬件電路的設(shè)計(jì)歸入本章。圖3 17 四種接口類型與控制芯片的選擇 DSP和FPGA的物理連接 DSP和FPGA在功能應(yīng)用模塊卡上的連接一共有42位。由此選擇SPI/SCI/I2C/CAN的主機(jī)，通過(guò)撥碼開關(guān)switch1可以選擇以上四種通信接口的類型。圖3 15 綜合應(yīng)用模塊eCAN接口設(shè)計(jì)與SCI和CAN的旨在系統(tǒng)間互聯(lián)不同，SPI和I2C的通信屬于芯片級(jí)的數(shù)據(jù)交換，通信無(wú)需電平轉(zhuǎn)換，因此也就無(wú)需外部的功能芯片，只要引出相應(yīng)功能引腳即可，如圖316所示。SCI端口芯片選擇MAXIM公司的MAX3232D，傳輸速率高達(dá)250Kbps，通過(guò)DB9的母口與外界通信，電路設(shè)計(jì)如圖314。具體電路如圖313所示，每個(gè)接口包括36個(gè)通用I/O引腳和兩個(gè)電源引腳。U8具有雙路同向差分信號(hào)轉(zhuǎn)換功能，本系統(tǒng)通過(guò)U8實(shí)現(xiàn)雙線A+/、B+/(SLO+/)到單線信號(hào)A、B(SLO)的轉(zhuǎn)換。A+/、B+/(SLO+/)、Z+/ (MA+/)信號(hào)在線纜上傳輸?shù)倪^(guò)程都是差分信號(hào)的形式，所以信號(hào)在線纜上傳輸前后都要進(jìn)行雙線差分信號(hào)與單線信號(hào)的轉(zhuǎn)換。DR9各個(gè)針對(duì)應(yīng)兩種