基于niosii的lcd控制器ip核設(shè)計-資料下載頁
2025-06-18 16:49本頁面
【正文】 。在這個設(shè)計中，我們采用的就是直接調(diào)用廠商（Altera）為自己的FPGA專門打造的FIFO核（關(guān)于Quartus Ⅱ和SoPC Builder會在后面介紹）。通過利用Quartus Ⅱ的MegaWizard定制的過程如下：圖58設(shè)置FIFO的輸出控制信號的選擇 Fig. 58 choose FIFO output signals圖5－9 設(shè)置“讀請求信號”的類型Fig. 59 set ‘rdreq’ signal option圖510 設(shè)置FIFO的輸出寄存器Fig. 510 set FIFO output register option圖5－11生成文件列表Fig. 511 Generate file summary LCD時序發(fā)生下圖（512）是TFT屏的典型時序。其中VSYNC是幀同步信號，VSYNC每發(fā)出1個脈沖，都意味著新的1屏視頻資料開始發(fā)送。而HSYNC為行同步信號，每個HSYNC脈沖都表明新的1行視頻資料開始發(fā)送。而VDEN則用來標明視頻資料的有效，VCLK是用來鎖存視頻資料的像數(shù)時鐘。并且在幀同步以及行同步的頭尾都必須留有回掃時間，例如對于VSYNC來說前回掃時間就是（VSPW+1）＋（VBPD+1），后回掃時間就是（VFPD+1）；HSYNC亦類同。這樣的時序要求是當初CRT顯示器由于電子槍偏轉(zhuǎn)需要時間，但后來成了實際上的工業(yè)標準，乃至于后來出現(xiàn)的TFT屏為了在時序上于CRT兼容，也采用了這樣的控制時序。圖5－12 TFT時序Fig. 512 TFT Timing 在Quartus Ⅱ中，利用VHDL（硬件描述語言），對上述時序進行描述。形成LCD控制器的一個時序發(fā)生器的關(guān)鍵文件()。ENTITY部分的程序代碼（見附錄）形成仿真文件后，看波形分析是，沒有錯誤和警號，順利仿真。圖5－13 時序仿真Fig. 513 timing Simulation LCD控制器的主要寄存器設(shè)置表5－3 LCDCON1寄存器設(shè)置Table 53 LCDCON1 RegisterLCDCON1位數(shù)功能描述初始狀態(tài)LINECNT[27:18]行數(shù)寄存器00000000000CLKVAL[17:8]測定時鐘頻率00000000000MMODE[7]VM觸發(fā)器頻率0PNRMODE[6:5]TFT顯示11BPPMODE[4:1]像素位數(shù)（16bbp）1100ENVID[0]視頻輸出使能0l LINECNT ：當前行掃描計數(shù)器值，標明當前掃描到了多少行。l CLKVAL ：決定VCLK的分頻比。LCD控制器輸出的VCLK是直接由系統(tǒng)總線（AHB）的工作頻率HCLK直接分頻得到的。作為240*320的TFT屏，應(yīng)保證得出的VCLK在5~10MHz之間。l MMODE ：VM信號的觸發(fā)模式（僅對STN屏有效，對TFT屏無意義）。l PNRMODE ：選擇當前的顯示模式，對于TFT屏而言，應(yīng)選擇[11]，即TFT LCD panell BPPMODE ：選擇色彩模式，對于真彩顯示而言，選擇16bpp（64K色）即可滿足要求。l ENVID ：使能LCD信號輸出。表5－4 LCDCON2 寄存器設(shè)置Table 54 LCDCON2 RegisterLCDCON2位數(shù)功能初始值VBPD[31:24]后回掃時間0x00LINEVAL[23:14]水平尺寸0000000000VFPD[13:6]前回掃時間00000000VSPW[5:0]脈沖寬度000000l VBPD ， LINEVAL ， VFPD ， VSPW 的各項含義已經(jīng)在前面的時序圖中得到體現(xiàn)，這里不再贅述。表5－5 LCDCON3 寄存器設(shè)置Table 55 LCDCON3 RegisterLCDCON3位數(shù)功能初始值HBPD[25:19]水平回掃時間0000000HOZVAL[18:8]水平尺寸00000000000HFPD[7:0]水平前回掃時間0x00l HBPD ， HOZVAL ， HFPD 的各項含義已經(jīng)在前面的時序圖中得到體現(xiàn)，這里不再贅述。表5－6 LCDCON4 寄存器設(shè)置Table 56 LCDCON4 RegisterLCDCON4位數(shù)功能初始值HSPW[7:0]水平同步0x00l HSPW 的含義已經(jīng)在前面的時序圖中得到體現(xiàn)，這里不再贅述。：參數(shù)化的實現(xiàn)是通過修改控制寄存器的對應(yīng)參數(shù)來實現(xiàn)的。CPU在對寄存器堆（REGBANK）進行初始化的時候，對相應(yīng)的參數(shù)寄存器和控制寄存器進行寫操作，即可改變顯示分辨率大小，實現(xiàn)一定的通用性，本文所闡述的控制器設(shè)計，現(xiàn)僅限于TFT顯示屏。對STN和其他屏幕的IP要后期完善。本TFT的IP核支持的是5：6：5 顯示模式，在屏幕上每一個點的像素數(shù)據(jù)(RGB)為十六位。以分辨率為320240為例：每行的數(shù)據(jù)量為32016，對于計數(shù)器（pixel_t）當為320是行結(jié)束（Lend）。每一屏的數(shù)據(jù)量為32024016，對應(yīng)行計數(shù)器（Line_t）上限為240。兩個計數(shù)器的值，通過CPU初始化寄存器（REGBANK），即可控制了顯示屏幕的分辨率了。 Builder中的Nios系統(tǒng)生成LCD控制器由三個文件構(gòu)成，分別對應(yīng)這時序發(fā)生、像素緩沖FIFO和LCD控制器模塊頂層文件。 （源文件詳見附錄）圖5－15 添加用戶邏輯Fig. 515 add interface to user logic在SoPC Builder中添加用戶邏輯（add interface to user logic）,圖示入上圖。在“創(chuàng)建新組件”選項下，點擊“Add”，添加上述三個文件到SoPC Builder中去。圖5－16 LCD控制器三個模塊文件Fig. 516 Three Module of LCD controller由圖516可以看到，用戶邏輯的LCD控制器三個模塊文件分別添加到了系統(tǒng)中去。并且下方的“Component ‘lcd_controller’is ok.”,說明組件添加正常，并符合Avalon總線規(guī)則。圖5－17 引腳分配Fig. 517 Pin assignment我們可以通過把用戶自定義的邏輯，通過這種方式添加到我們要開發(fā)的SoPC Builder中來。上圖查看并分配模塊信號引腳。圖518 設(shè)置模塊名稱和屬性Fig. 518 set module name and Attribute通過把用戶邏輯添加到SoPC Builder中后，即可作為一個Avalon的slave設(shè)備添加到系統(tǒng)中了。圖519 LCD控制器Fig. 519 lcd_controller把lcd_controller集成到了SoPC Builder中形成的Nios II系統(tǒng)。它包括了整個系統(tǒng)的各個組成元件和Avalon總線連接。6. 總結(jié)綜合分析各章所述，本論文的主要的工作總結(jié)如下：l 簡單介紹了一下LCD顯示技術(shù)以及SOPC技術(shù)；l 分析了三星公司的S3C2410A液晶顯示器控制器的工作原理；l 分析了LCD屏的接口時序；l 研究了FPGA集成Nios II的方法，了解了Avalon總線技術(shù)和規(guī)范；l 將Nios II軟核集成到FPGA上并進行相應(yīng)配置；研究了如何使用VHDL和C語言對系統(tǒng)進行編程。l
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