【導(dǎo)讀】實(shí)驗(yàn)系統(tǒng)由一臺(tái)計(jì)算機(jī)+實(shí)驗(yàn)箱組成。實(shí)驗(yàn)系統(tǒng)連接如圖1-1所示。1．箱體：開關(guān)電源固定在箱體的底板上，在箱體的后側(cè)板開有電源插孔，的JTAG口，也可連到它的AS口。3．開關(guān)電源：型號(hào)：臺(tái)灣明緯T-30B。

　　

【正文】 END IF。 IF CQI = 9 THEN COUT = 39。139。 計(jì)數(shù)大于 9，輸出進(jìn)位信號(hào) ELSE COUT = 39。039。 46 END IF。 CQ = CQI。 將計(jì)數(shù)值向端口輸出 END PROCES END behav。 十進(jìn)制加法計(jì)數(shù)器實(shí)驗(yàn)接線表 信號(hào)名稱 連接主板 CPLD 引腳 CLK WDS1 77 RST S1 66 EN S2 64 OUT LED5 48 CQ3 LED4 49 CQ2 LED3 50 CQ1 LED2 51 CQ0 LED1 52 實(shí)驗(yàn)步驟： 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 VHDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 CPLD 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EPM240T100 中； 二、移位寄存器設(shè)計(jì) 實(shí)驗(yàn)?zāi)康模? 設(shè)計(jì)帶有同步并行預(yù)置功能的 8 位右移移位寄存器。 實(shí)驗(yàn)內(nèi)容 : CLK 是移位時(shí)鐘信號(hào)， DIN 是 8 位并行預(yù)置數(shù)據(jù)端口， LOAD 是并行數(shù)據(jù)預(yù)置使能信號(hào)， QB 是串行輸出端口 設(shè)計(jì)原理： VHDL 程序： LIBRARY IEEE。 USE 。 ENTITY SHFRT IS 8 位右移寄存器 PORT ( CLK， LOAD : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 QB : OUT STD_LOGIC )。 END SHFRT。 ARCHITECTURE behav OF SHFRT IS 47 BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF LOAD = 39。139。 THEN REG8 := DIN。 由（ LOAD=39。139。）裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1)。 END IF。 END IF。 QB = REG8(0)。 輸出最低位 END PROCESS。 END behav。 移位寄存器實(shí)驗(yàn)接線表 信號(hào)名稱 連接主板 FPGA 引腳 CLK WDS1 77 LOAD WDS1 78 DIN0 S1 66 DIN1 S2 64 DIN2 S3 62 DIN3 S4 61 DIN4 S5 58 DIN5 S6 57 DIN6 S7 56 DIN7 SW8 55 QB LED1 52 實(shí)驗(yàn)步驟： 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 V HDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 CPLD 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EPM240T100 中； 實(shí)驗(yàn)四：七段數(shù)碼顯示譯碼器和數(shù)控分頻器設(shè)計(jì) 一． 七段數(shù)碼顯示譯碼器 實(shí)驗(yàn)?zāi)康模? 48 學(xué)習(xí) 7 段數(shù)碼顯示譯碼器設(shè)計(jì)；學(xué)習(xí) VHDL 的 CASE 語句應(yīng)用 及多層次設(shè)計(jì)方法。 實(shí)驗(yàn)內(nèi)容 : 在 QuartusII 上對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)，仿真波形示例下圖所示。 引腳鎖定及硬件測(cè)試 設(shè)計(jì)原理： 7 段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74 或 4000 系列的器件只能作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是 2 進(jìn)制的，所以輸出表達(dá)都是 16 進(jìn)制的，為了滿足 16 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在 FPGA/CPLD 中來實(shí)現(xiàn)。 VHDL 程序： LIBRARY IEEE 。 USE 。 ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。 END 。 ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN 0000 = LED7S = 0111111 。 WHEN 0001 = LED7S = 0000110 。 WHEN 0010 = LED7S = 1011011 。 WHEN 0011 = LED7S = 1001111 。 WHEN 0100 = LED7S = 1100110 。 WHEN 0101 = LED7S = 1101101 。 WHEN 0110 = LED7S = 1111101 。 WHEN 0111 = LED7S = 0000111 。 WHEN 1000 = LED7S = 1111111 。 WHEN 1001 = LED7S = 1101111 。 WHEN 1010 = LED7S = 1110111 。 WHEN 1011 = LED7S = 1111100 。 WHEN 1100 = LED7S = 0111001 。 WHEN 1101 = LED7S = 1011110 。 WHEN 1110 = LED7S = 1111001 。 49 WHEN 1111 = LED7S = 1110001 。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS 。 END 。 接線表 信號(hào)名稱 連接主板 FPGA 引腳 A0 SK1 L6 A1 SK2 N3 A2 SK3 L4 A3 SK4 T3 LED7S6 DBA6 E6 LED7S 5 DBA5 D6 LED7S 4 DBA4 D8 LED7S 3 DBA3 F8 LED7S 2 DBA2 E9 LED7S 1 DBA1 D9 LED7S 0 DBA0 E10 實(shí)驗(yàn)步驟： 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 V HDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 FPGA 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EP4CE15F17C8 中 ； 二．?dāng)?shù)控分頻器設(shè)計(jì) 實(shí)驗(yàn)?zāi)康模? 學(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法。 實(shí)驗(yàn)內(nèi)容 : 根據(jù)波形圖，分析 VHDL 中的各語句功能、設(shè)計(jì)原理及邏輯功能，詳述進(jìn)程P_REG 和 P_DIV 的作用，并畫出該程序的 RTL 電路圖。輸入不同的 CLK 頻率和預(yù)置值 D，給出時(shí)序波形。在實(shí)驗(yàn)系統(tǒng)上硬驗(yàn)證。 50 給出不同輸入值 D 時(shí)， FOUT 輸出不同頻率 設(shè)計(jì)原理： 數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載 輸入信號(hào)相接即可。 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY DVF IS PORT ( CLK : IN STD_LOGIC。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 FOUT : OUT STD_LOGIC )。 END。 ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 當(dāng) CNT8 計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù) D 被同步預(yù)置給計(jì) 數(shù)器 CNT8 FULL = 39。139。 同時(shí)使溢出標(biāo)志信號(hào) FULL 輸出為高電平 ELSE CNT8 := CNT8 + 1。 否則繼續(xù)作加 1 計(jì)數(shù) FULL = 39。039。 且輸出溢出標(biāo)志信號(hào) FULL 為低電平 END IF。 END IF。 END PROCESS P_REG 。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。 如果溢出標(biāo)志信號(hào) FULL 為高電平， D 觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV 。 END。 接線表 信號(hào)名稱 連接主板 CPLD 引腳 51 CLK WDS1 77 D0 S1 66 D1 S2 64 D2 S3 62 D3 S4 61 D4 S5 58 D5 S6 57 D6 S7 56 D7 S8 55 OUT LED1 52 實(shí)驗(yàn)步驟： 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 V HDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 CPLD 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EPM240T100 中； 實(shí)驗(yàn)五：?jiǎn)芜M(jìn)程 Moore狀態(tài)機(jī) 實(shí)驗(yàn)?zāi)康模? 測(cè)試單進(jìn)程 Moore 狀態(tài)機(jī)。 實(shí)驗(yàn)內(nèi)容 : 在 QuartusII 上對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出單進(jìn)程狀態(tài)機(jī)的工作時(shí)序，分析本實(shí)例 VHDL 程序。 設(shè)計(jì)原理： VHDL 程序： LIBRARY IEEE。 USE 。 ENTITY MOORE1 IS PORT (DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 CLK,RST : IN STD_LOGIC。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END MOORE1。 ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS (ST0, ST1, ST2, ST3,ST4)。 SIGNAL C_ST : ST_TYPE 。 BEGIN PROCESS(CLK,RST) BEGIN 52 IF RST =39。139。 THEN C_ST = ST0 。 Q= 0000 。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN CASE C_ST IS