eda技術(shù)及應(yīng)用習(xí)題參考答案-資料下載頁
2024-11-03 15:21本頁面
【導(dǎo)讀】3．編程輸入編譯若編譯不成功，需要回到第一步檢查編程輸入，因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每。次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。但是編寫次數(shù)有限，編程的速。文本輸入適用于從邏輯門層次的描述到整個(gè)系統(tǒng)的描述。算機(jī)接受，也容易被人們所理解；。對(duì)于綜合與仿真工具采用相同的描。述，對(duì)于不同的平臺(tái)也采用相同的描述；描述能力強(qiáng)，覆蓋面廣。設(shè)計(jì)者沒有必要熟。悉器件內(nèi)部的具體結(jié)構(gòu)。賦值存在延遲，變量的賦值是直接的，沒有任何延遲時(shí)間。11．與10題的設(shè)計(jì)思路類似，只是頂層采用文本輸入法。重復(fù)使用某一功能塊的系統(tǒng)，重復(fù)部分用PORTMAP映像COMPONENT語句。據(jù)輸入端D4、D5、D6、D7輸出；如果EN0=1或EN1=1，輸出端則呈現(xiàn)高阻態(tài)。
【正文】 兩個(gè) ADDER4。 16． LIBRARY IEEE。 USE 。 USE 。 ENTITY BAI IS PORT(CLR,CLK:IN STD_LOGIC。 QH,QL:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)。 CO:OUT STD_LOGIC)。 END BAI。 ARCHITECTURE AA OF BAI IS BEGIN CO=39。139。 WHEN(QH=1001 AND QL=1001) ELSE 39。039。 PROCESS(CLR,CLK) BEGIN IF (CLR=39。039。)THEN QH=0000。 QL=0000。 ELSIF (CLK39。EVENT AND CLK=39。139。) THEN IF (QL=1001)THEN QL=0000。 IF (QH=1001) THEN QH=0000。 ELSE QH=QH+1。 END IF。 ELSE QL=QL+1。 END IF。 END IF。 END PROCESS。 END AA。 17．設(shè)計(jì)思路：如果 RESET有效，則輸出為 0，否則在 CLK上升沿到來的時(shí)候，用信號(hào)賦值語句先賦值‘ 1’，等待后再賦值‘ 1’，依次執(zhí)行，最后串行輸出“ 11101010”。 18．與 17類似，輸出 Y為 4位二進(jìn)制數(shù)，最后串行輸出。 19． 由計(jì)價(jià)電路，轉(zhuǎn)換電路，找零電路，付貨電路等模塊組成。 第 6章 1．由原理圖設(shè)計(jì)系統(tǒng)、 PCB設(shè)計(jì)系統(tǒng)、元件庫編輯系統(tǒng)、信號(hào)模擬仿真系統(tǒng)和可編程邏輯設(shè)計(jì)系統(tǒng)組成。主要特性：軟件功能強(qiáng)大，人機(jī)界面友好，可完整實(shí)現(xiàn)電子產(chǎn)品從電子原理圖到印制電路板圖的全過程。 2．建議配置 Pentium3以上處理器、 128MB以上內(nèi)存、 SVGA顯示器、真彩 32 色和 40MB以上硬盤空間。 3． SCH、 PCB、 PLD、 SIM、 SignalIntegrity
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