【導(dǎo)讀】計算機輔助工程CAE等。模式有以下幾種、、INOUT、BUFFER。IFd=’0’THENy<=‘000’;ELSIFd=’0’THENy<=‘110’;該電路的8421BDC輸入為d，譯碼后的七段輸出為a-g。各部分起什么作用？

　　

【正文】 =’ 0’ THEN y=” 111” 。 END IF。 End process。 END beh。 程序 2 LIBRARY IEEE。 USE 。 ENTITY IS PORT( d,clk,clrn,prn,ena:in std_logic。 q: )。 END d4。 ARCHITECTURE a OF d4 IS PROCESS(clk,prn,clrn,ena,d) BEGIN IF prn=39。039。THEN q=39。139。 ** ELSIF clrn=39。039。 THEN q=39。039。 ** ELSIF clk39。event AND clk=39。139。 THEN ** IF ena=39。139。 then q=d。 END IF。 END IF。 END PROCESS。 END a。 程序 3 Library ieee。 Use 。 Use 。 Entity subadd is Port(c:in std_logic。 A,b:in std_logic_vector(3 downto 0)。 S:out std_logic_vector(3 downto 0)。 Co:out std_logic)。 。 Architecture a of subadd is Signal a1,a2,a3:std_logic_vector(4 downto 0)。 Begin Process Begin A1=‘ 0’ amp。a。 ** A2=‘ 0’ amp。b。 If c=‘ 1’ then A3=a1+a2。 ** Else A3=a1a2。 ** End if。 。 。 End process。 End a。 程序 4 LIBRARY IEEE。 USE 。 ENTITY mux41 IS PORT(s1,s2: IN STD_LOGIC。 ** a,b,c,d: IN STD_LOGIC。 z: OUT STD_LOGIC。)。 END ENTITY mux41。 ARCHITECTURE activ OF mux41 IS SIGNAL s: 。 BEGIN 。 PROCESS(s,a,b,c,d) BEGIN CASE s IS WHEN “ 00” =z=a。 WHEN “ 01” =z=b。 WHEN “ 10” =z=c。 WHEN “ 11” =z=d。 WHEN OTHERS =z=’ X’ 。 ** 。 END PROCESS。 ** END activ。 四、用完整的 VHDL 源程序設(shè)計一個二輸入同或門，相關(guān)的標識自定。（ 20 分） 五、簡答題（ 20分） 一個最簡單的 VHDL 語言由哪幾部分組成？簡述各部分的主要功能。 簡述信號和變量的區(qū)別。 《 EDA 技術(shù)與應(yīng)用 》試卷 D 答案 一、填空題 （每題 2分，共 １ 0 分 ） 賦值語句中，為變量賦值的符號是（ ： =），為信號賦值的符號是（ =）。 在 VHDL中， BIT 數(shù)據(jù)類型有（兩）種 邏輯值。 VHDL 的標示符名必須以（字母開頭），后跟若干字母、數(shù)字或單個下劃線組成，但最后不能為（下劃線）。 VHDL 程序設(shè)計中常用的庫有（ IEEE）庫、 STD庫、 WORK 庫。 用 VHDL語言描述時鐘脈沖 CLK的上升沿時可寫為（ ）。 六、 選擇題（每題 2分，共 10分） VHDL 常用的庫是（ A ）標準庫。 A、 IEEE B、 STD C、 WORK D、 PACKAGE VHDL 的實體聲明部分用來指定設(shè)計單元的（ D） A、 輸入端口 B、輸出端口 C、引腳 D、以上均可 在 VHDL 的端口聲明語句中，用（ A）聲明端口為輸入方向。 A、 IN B、 OUT C、 INOUT D、 BUFFER 一個設(shè)計實體可以擁有一個或多個（ B） A、 設(shè)計實體 B、結(jié)構(gòu)體 C、庫 D 實體名 在 VHDL 中，定義信號名時，可以用（ C）符號為信號賦初值。 A=： B、 = C、： = D、 = 三、程序分析（每 題 10分，共 40 分） 要求： （ 10） 將標有下劃線語句補充完整（ 3分） （ 11） 解釋后帶 **的語句（ 3分） （ 12） 說明該程序邏輯功能（ 4分） 程序 1 LIBRARY IEEE。 USE 。 ** ENTITY encoder IS PORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 ** END encoder。 ARCHITECTURE beh OF encoder IS BEGIN Process(d) begin IF d(7)=’ 0’ THEN y=” 000” 。 ** ELSIF d(6)=’ 0’ THEN y=” 001” 。 ELSIF d(5)=’ 0’ THEN y=” 010” 。 ELSIF d(4)=’ 0’ THEN y=” 011” 。 ELSIF d(3)=’ 0’ THEN y=” 100” 。 ELSIF d(2)=’ 0’ THEN y=” 101” 。 ELSIF d(1)=’ 0’ THEN y=” 110” 。 ELSIF d(0)=’ 0’ THEN y=” 111” 。 END IF。 End process。 END beh。 程序 2 LIBRARY IEEE。 USE 。 ENTITY d4 IS PORT( d,clk,clrn,prn,ena:in std_logic。 q: out STD_LOGIC )。 END d4。 ARCHITECTURE a OF d4 IS BEGIN PROCESS(clk,prn,clrn,ena,d) BEGIN IF prn=39。039。THEN q=39。139。 ** ELSIF clrn=39。039。 THEN q=39。039。 ** ELSIF clk39。event AND clk=39。139。 THEN ** IF ena=39。139。 then q=d。 END IF。 END IF。 END PROCESS。 END a。 程序 3 Library ieee。 Use 。 Use 。 Entity subadd is Port(c:in std_logic。 A,b:in std_logic_vector(3 downto 0)。 S:out std_logic_vector(3 downto 0)。 Co:out std_logic)。 End subadd。 Architecture a of subadd is Signal a1,a2,a3:std_logic_vector(4 downto 0)。 Begin Process Begin A1=‘ 0’ amp。a。 ** A2=‘ 0’ amp。b。 If c=‘ 1’ then A3=a1+a2。 ** Else A3=a1a2。 ** End if。 S=a3(3 downto 0)。 Co=a3(4)。 End process。 End a。 程序 4 LIBRARY IEEE。 USE 。 ENTITY mux41 IS PORT(s1,s2: IN STD_LOGIC。 ** a,b,c,d: IN STD_LOGIC。 z: OUT STD_LOGIC。)。 END ENTITY mux41。 ARCHITECTURE activ OF mux41 IS SIGNAL s: STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN s=s1 amp。 s2。 PROCESS(s,a,b,c,d) BEGIN CASE s IS WHEN “ 00” =z=a。 WHEN “ 01” =z=b。 WHEN “ 10” =z=c。 WHEN “ 11” =z=d。 WHEN OTHERS =z=’ X’ 。 ** END CASE。 END PROCESS。 ** END activ。 四、用完整的 VHDL 源程序設(shè)計一個二輸入同或門，相關(guān)的標識自定。（ 20 分） 五、簡答題（ 20分） 一個最簡單的 VHDL 語言由哪幾部分組成？簡述各部分的主要功能。 簡述信號和變量的區(qū)別。