eda試卷及答案很好的eda技術(shù)復(fù)習(xí)資料-資料下載頁(yè)
2024-10-26 11:35本頁(yè)面
【導(dǎo)讀】B.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。
【正文】 ock : std_logic。 signal reg12 : std_logic_vector (11 downto 0)。begin a0 = 39。039。 k12_8 = 39。139。 ce = 39。139。 cs = 39。039。 REGP : process (clk) begin if clk39。event and clk = 39。139。 then cst = nst。 end if。 end process。 COMP : process (cst, status, addata) begin case (cst) is when s0 = rc = 39。139。 lock = 39。039。 nst = s1。 when s1 = rc = 39。039。 lock = 39。039。 nst = s2。 when s2 = if status = 39。139。 then nst = s3。 end if。 rc = 39。139。 lock = 39。039。 when s3 = rc = 39。139。 lock = 39。139。 nst = s4。 when s4 = rc = 39。139。 lock = 39。039。 nst = s0。 when others = nst = s0。 end case。 end process。 LOCKP : process (lock) begin if lock = 39。139。 and lock39。event then reg12 = addata。 end if。 end process。 rddata = reg12。 clkinc = lock。 (或者為NOT LOCK，延后半個(gè)時(shí)鐘)end behav。5. 已知adram的端口描述如下 ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 讀地址 wren : IN STD_LOGIC := 39。139。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。END adram。 試用例化語(yǔ)句，對(duì)整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述library ieee。use 。entity daco is port ( clk, tclr, status : in std_logic。 addata : in std_logic_vector (11 downto 0)。 rdaddr : in std_logic_vector (9 downto 0)。 cs, ce, a0, rc, k12_8 : out std_logic。 rddata : out std_logic_vector (11 downto 0) )。end daco。architecture one of daco is ponent control is port ( addata : in std_logic_vector (11 downto 0)。 status, clk : in std_logic。 cs, ce, a0, rc, k12_8, clkinc : out std_logic。 rddata : out std_logic_vector (11 downto 0) )。 end ponent。 ponent addr_t is port ( clkinc, tclr : in std_logic。 wraddr : out std_logic_vector (9 downto 0) )。 end ponent。 ponent adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 讀地址 wren : IN STD_LOGIC := 39。139。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。 END ponent。 signal rds : std_logic_vector (11 downto 0)。 signal clkinc : std_logic。 signal wraddr : std_logic_vector (9 downto 0)。begin u1 : control port map (addata = addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata = rds)。 u2 : addr_t port map (clkinc = clkinc, tclr = tclr, wraddr = wraddr)。 u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 39。139。, q = rddata)。end one。16
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