【正文】 要進行模擬的結(jié)構(gòu)體，也就是說最后一個被編譯的結(jié)構(gòu)體（異或邏輯）將被模擬，下圖就是異或邏輯的仿真波形。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 異或門仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體的配置主要是用來對結(jié)構(gòu)體中引用的元件進行配置。 結(jié)構(gòu)體的配置的書寫格式： FOR 元件例化標號 :元件名 USE ENTITY 庫名 .實體名(結(jié)構(gòu)體名 )。 結(jié)構(gòu)體的配置 以 1位全加器的構(gòu)成為例說明結(jié)構(gòu)體的配置的用法 : 將兩輸入與門、或門、異或門設(shè)置成通用例化元件由結(jié)構(gòu)體引用。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY and2_v IS PORT(a: IN STD_LOGIC。 b: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END and2_v。 二輸入與門 源代碼： ARCHITECTURE and2_arc OF and2_v IS BEGIN y = a AND b。 END and2_arc。 CONFIGURATION and2_cfg OF and2_v IS FOR and2_arc END for。 END and2_cfg。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 與門 and2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY or2_v IS PORT(a: IN STD_LOGIC。 b: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END or2_v。 二輸入或門 源代碼： ARCHITECTURE or2_arc OF or2_v IS BEGIN y = a OR b。 END or2_arc。 CONFIGURATION or2_cfg OF or2_v IS FOR or2_arc END for。 END or2_cfg。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 或門 or2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY xor2_v IS PORT(a: IN STD_LOGIC。 b: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END xor2_v。 異或門源代碼： ARCHITECTURE xor2_arc OF xor2_v IS BEGIN y = a XOR b。 END xor2_arc。 CONFIGURATION xor2_cfg OF xor2_v IS FOR xor2_arc END for。 END xor2_cfg。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 異或門 xor2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY add1_v IS PORT(A : IN STD_LOGIC。 B : IN STD_LOGIC。 Cin : IN STD_LOGIC。 Co : OUT STD_LOGIC。 S : OUT STD_LOGIC)。 END add1_v。 全加器源代碼： ARCHITECTURE structure OF add1_v IS COMPONENT and2_v PORT(a : IN STD_LOGIC。 b : IN STD_LOGIC。 y : OUT STD_LOGIC)。 END COMPONENT。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 COMPONENT or2_v PORT(a : IN STD_LOGIC。 b : IN STD_LOGIC。 y : OUT STD_LOGIC)。 END COMPONENT。 COMPONENT xor2_v PORT(a : IN STD_LOGIC。 b : IN STD_LOGIC。 y : OUT STD_LOGIC)。 END COMPONENT。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 SIGNAL tmp1,tmp2,tmp3 : STD_LOGIC。 FOR U1,U2 : xor2_v USE ENTITY ( xor2_arc)。 FOR U3,U4 : and2_v USE ENTITY ( and2_arc)。 FOR U5 : or2_v USE ENTITY ( or2_arc)。 BEGIN U1 : xor2_v PORT MAP(A,B,tmp1)。 U2 : xor2_v PORT MAP(tmp1,Cin,S)。 U3 : and2_v PORT MAP(tmp1,Cin,tmp2)。 U4 : and2_v PORT MAP(A,B,tmp3)。 U5 : or2_v PORT MAP(tmp2,tmp3,Co)。 END structure。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 全加器 add1_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 實際上如果僅僅要構(gòu)成 1位全加器，采用行為描述方式只需幾條邏輯語句即可。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY add1_v IS PORT(A : IN STD_LOGIC。 B : IN STD_LOGIC。 Cin : IN STD_LOGIC。 Co : OUT STD_LOGIC。 S : OUT STD_LOGIC)。 END add1_v。 ARCHITECTURE structure OF add1_v IS BEGIN S = A XOR B XOR Cin。 Co = (A XOR B) AND Cin OR (A AND B)。 END structure。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 全加器 add1_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄