【正文】 IS FOR 選配結構體名 END FOR END 配置名； 默認配置 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 ARCHITECTURE or2_arc OF example_v IS BEGIN y = a OR b。 ARCHITECTURE and2_arc OF example_v IS BEGIN y = a AND b。 LIBRARY IEEE。 ENTITY example_v IS PORT (a : IN STD_LOGIC。 y : OUT STD_LOGIC)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 ARCHITECTURE xor2_arc OF example_v IS BEGIN y = a XOR b。 ARCHITECTURE nor2_arc OF example_v IS BEGIN y = NOT(a OR b)。 ARCHITECTURE nand2_arc OF example_v IS BEGIN y = NOT(a AND b)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 CONFIGURATION cfg3 OF example_v IS FOR nand2_arc END FOR。 CONFIGURATION cfg2 OF example_v IS FOR or2_arc END FOR。 CONFIGURATION cfg1 OF example_v IS FOR and2_arc END FOR。 cfg1將與邏輯結構體配置給實體 cfg2將或邏輯結構體配置給實體 cfg3將與非邏輯結構體配置給實體 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 CONFIGURATION cfg5 OF example_v IS FOR xor2_arc END FOR。 在上例（ example_v）中，有 5個不同的結構體，分別用來完成二輸入的邏輯與、或、與非、或非和邏輯異或的運算操作。 END cfg4。 在進行模擬的時候，將根據(jù)所編譯的是上面的哪個配置來決定要進行模擬的結構體，也就是說最后一個被編譯的結構體（異或邏輯）將被模擬，下圖就是異或邏輯的仿真波形。 結構體的配置的書寫格式： FOR 元件例化標號 :元件名 USE ENTITY 庫名 .實體名(結構體名 )。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 ENTITY and2_v IS PORT(a: IN STD_LOGIC。 y: OUT STD_LOGIC)。 二輸入與門 源代碼： ARCHITECTURE and2_arc OF and2_v IS BEGIN y = a AND b。 CONFIGURATION and2_cfg OF and2_v IS FOR and2_arc END for。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 與門 and2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 ENTITY or2_v IS PORT(a: IN STD_LOGIC。 y: OUT STD_LOGIC)。 二輸入或門 源代碼： ARCHITECTURE or2_arc OF or2_v IS BEGIN y = a OR b。 CONFIGURATION or2_cfg OF or2_v IS FOR or2_arc END for。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 或門 or2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 ENTITY xor2_v IS PORT(a: IN STD_LOGIC。 y: OUT STD_LOGIC)。 異或門源代碼： ARCHITECTURE xor2_arc OF xor2_v IS BEGIN y = a XOR b。 CONFIGURATION xor2_cfg OF xor2_v IS FOR xor2_arc END for。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 異或門 xor2_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 ENTITY add1_v IS PORT(A : IN STD_LOGIC。 Cin : IN STD_LOGIC。 S : OUT STD_LOGIC)。 全加器源代碼： ARCHITECTURE structure OF add1_v IS COMPONENT and2_v PORT(a : IN STD_LOGIC。 y : OUT STD_LOGIC)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 COMPONENT or2_v PORT(a : IN STD_LOGIC。 y : OUT STD_LOGIC)。 COMPONENT xor2_v PORT(a : IN STD_LOGIC。 y : OUT STD_LOGIC)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 SIGNAL tmp1,tmp2,tmp3 : STD_LOGIC。 FOR U3,U4 : and2_v USE ENTITY ( and2_arc)。 BEGIN U1 : xor2_v PORT MAP(A,B,tmp1)。 U3 : and2_v PORT MAP(tmp1,Cin,tmp2)。 U5 : or2_v PORT MAP(tmp2,tmp3,Co)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 全加器 add1_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 實際上如果僅僅要構成 1位全加器，采用行為描述方式只需幾條邏輯語句即可。 USE 。 B : IN STD_LOGIC。 Co : OUT STD_LOGIC。 END add1_v。 Co = (A XOR B) AND Cin OR (A AND B)。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 全加器 add1_v仿真波形 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄