【正文】 2) a2 a2 3變量 查找表 Sn 進(jìn)位鏈連接 3變量 查找表 觸發(fā)器 Cn LE(n) an bn 查找表 Cn 查找表 觸發(fā)器 LE(n+1) 4. 級(jí)聯(lián)鏈 利用級(jí)聯(lián)鏈 ， LE可實(shí)現(xiàn)多變量 （ 多于 4個(gè) ） 的組合邏輯函數(shù) 。 圖 n個(gè) LE借助 “ 或 ” 級(jí)聯(lián)鏈實(shí)現(xiàn) 4n個(gè)變量組合邏輯函數(shù) F的結(jié)構(gòu)圖 。 可見(jiàn)各查找表呈并聯(lián)工作 ，但級(jí)聯(lián)鏈中每加入一級(jí) LE， 輸出信號(hào)的傳輸時(shí)延會(huì)附加一個(gè)量 （ 約 ） 。 圖 “ 與 ” 級(jí)聯(lián)鏈 。 進(jìn)位鏈和級(jí)聯(lián)鏈為 LAB中的各 LE之間提供了快速通道 ，信號(hào)經(jīng)由它們連接的傳輸時(shí)延小于經(jīng)由行 、 列連線帶的 。 各LAB之間的進(jìn)位鏈和級(jí)聯(lián)鏈的連接關(guān)系可由圖 。 進(jìn)位鏈和級(jí)聯(lián)鏈連接同一 LAB行中的間隔 LAB之間 ， 但它們不穿過(guò) LAB行中間位置處的 EAB。 EDA編譯器軟件會(huì)根據(jù)要求自動(dòng)建立進(jìn)位鏈和級(jí)聯(lián)鏈 ，用戶也可用手動(dòng)方式建立 。 但過(guò)多使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)限制其它邏輯布線的靈活性 。 圖 “或 ” 級(jí)聯(lián)鏈 查找表 d [3,0] 查找表 d [7,4] 查找表 d [(4n1) , (4n4)] F LE1 LE2 LEn 5. LE的工作模式 根據(jù)對(duì) LE中的 LUT和可編程觸發(fā)器的設(shè)置的不同，可把 LE的工作模式分為四種。在這幾種模式中，來(lái)自 LAB局部互連的信號(hào) DATA1~DATA4作為輸入信號(hào)并有著不同的作用，輸入信號(hào)還有進(jìn)位鏈、級(jí)聯(lián)鏈信號(hào)及來(lái)自 LE輸出的反饋信號(hào)。可編程觸發(fā)器的時(shí)鐘選擇和異步進(jìn)位、復(fù)位仍可均如圖 。 （ 1）正常模式 如圖 。 LUT被設(shè)置為 4輸入查找表， 4個(gè)輸入來(lái)自 DATA1~DATA4及進(jìn)位鏈輸入?？删幊逃|發(fā)器的輸入數(shù)據(jù)可以是查找表的輸出，也可選擇直接來(lái)自局部互連。觸發(fā)器和查找表可各自獨(dú)立工作、分別輸出。這種工作模式可接收輸入進(jìn)位鏈、級(jí)聯(lián)鏈，產(chǎn)生輸出級(jí)聯(lián)鏈，但沒(méi)有輸出進(jìn)位鏈。 進(jìn)位輸 入 級(jí)聯(lián)輸 入 級(jí)聯(lián)輸 出 圖 4變量 查找表 CLRN ENA 到快速互連通道 到 LAB的局部互連 PRN DATA1 DATA2 DATA3 DATA4 （ 2）運(yùn)算模式 如圖 。 LUT被設(shè)置為兩個(gè)三輸入查找表。第一個(gè)查找表的輸出可作用觸發(fā)器。第二個(gè)查找表的輸出連接到進(jìn)位鏈送下級(jí) LE。 這種工作模式可用于高速加法器、累加器和比較器。 圖 3變量 查找表 CLRN ENA LE輸出 PRN DATA1 DATA2 進(jìn)位輸入 級(jí)聯(lián)輸入 級(jí)聯(lián)輸出 3變量 查找表 進(jìn)位輸出 （ 3） 加 /減計(jì)數(shù)模式 如圖 。設(shè)置 LUT為兩個(gè)三輸入查找表，但輸入的信號(hào)與運(yùn)算模式不同。本 LE的輸出 Q被反饋回送到查找表的輸入， DATA2可作為加 /減控制信號(hào)與Q及進(jìn)位鏈來(lái)信號(hào)運(yùn)算后再經(jīng)進(jìn)位鏈送到下級(jí) LE。 本工作模式中，可編程觸發(fā)器可以被同步加載數(shù)據(jù)，這是由 DATA DATA4控制完成的。 CLRN 圖 /減計(jì)數(shù)工作模式 3變量 查找表 ENA LE輸出 PRN DATA1(ena) DATA2(u/d) 進(jìn)位輸入 級(jí)聯(lián)輸入 級(jí)聯(lián)輸出 3變量 查找表 進(jìn)位輸出 1 0 DATA3(data) DATA4(nload) （ 4） 可清除的計(jì)數(shù)模式 如圖 。類似加 /減計(jì)數(shù)模式，但 DATA2經(jīng)與門作用觸發(fā)器入端，因而 DATA2可作為同步清除信號(hào)。這種模式?jīng)]有級(jí)聯(lián)鏈的輸入，但有級(jí)聯(lián)鏈輸出。 CLRN 圖 3變量 查找表 ENA LE輸出 PRN DATA1(ena) DATA2(nclr) 進(jìn)位輸入 級(jí)聯(lián)輸出 3變量 查找表 進(jìn)位輸出 1 0 DATA3(data) DATA4(nload) 圖 列互連通道 行互連通道 LAB LAB局部互連 FLEX10K的快速連線帶（ FastTrack） 行 、 列快速連線帶由遍布于器件長(zhǎng) 、 寬的一系列連續(xù)連接線 （ 互連通道 ） 組成 ， 由圖 連線帶和 LAB、 EAB在器件中的分布關(guān)系 。 由圖 、 EAB、 LAB的互連 。 為提高連接布線的效率 ， 行連線帶的互連通道分為全長(zhǎng)和半長(zhǎng)通道 ， 半長(zhǎng)通道僅能連接 LAB行的一半 ， 距離較近的 LAB可通過(guò)半長(zhǎng)通道互連 。 連線帶內(nèi)采用連續(xù)連接線的布線方式稱為連續(xù)式互連結(jié)構(gòu)，這是 EPLD/CPLD類器件的布線的特點(diǎn)。在這種連線結(jié)構(gòu)中，不同位置處的邏輯陣列塊的連接關(guān)系是固定的，這使得信號(hào)通過(guò)器件的延時(shí)可以預(yù)測(cè)，給器件的調(diào)測(cè)和使用帶來(lái)了方便。 FPGA類器件采用分段式互連結(jié)構(gòu)，布線效率較高，但有著難以預(yù)測(cè)信號(hào)傳輸延時(shí)的缺點(diǎn)。 FLEX10K的輸入 /輸出單元（ IOE） IOE主要包含一個(gè)輸出緩沖器和一個(gè)寄存器 ， 如圖 。 IOE使 I/O引腳可輸入 、 輸出 、 雙向傳送信號(hào) 。 當(dāng)輸入信號(hào)能保證的建立時(shí)間較短時(shí) ， 可用 IOE寄存器快速捕獲輸入數(shù)據(jù) 。 輸出信號(hào)時(shí) ， IOE寄存器也可提供快速“ 時(shí)鐘－輸出 ” 性能 。 輸出三態(tài)緩沖器可提供漏極開(kāi)路輸出的選擇 。 輸出電壓的擺動(dòng)速率也可由編程設(shè)置 ， 這使得用戶可調(diào)控輸出信號(hào)的速度和噪聲 。 每個(gè) IOE的時(shí)鐘可選自兩個(gè)專用時(shí)鐘線。 IOE的清除、時(shí)鐘使能、輸出使能及時(shí)鐘選自周邊控制總線。共有 12條周邊控制總線，其上復(fù)用分配的信號(hào)有 8個(gè)輸出使能、 6個(gè)時(shí)鐘使能、 2個(gè)時(shí)鐘、 2個(gè)清除和 4個(gè)全局信號(hào)。每個(gè)周邊控制總線的信號(hào)可由專用輸入引腳驅(qū)動(dòng)，也可由某一 LAB特定行中的每個(gè) LAB的第一個(gè) LE驅(qū)動(dòng)。 圖 IOE CLRn ENA Q 周 邊 控制總線 CLRn[1,0] 12 2 Vcc CLK[1,0] CLK[3,2] ENA[5,0] Vcc D 漏極開(kāi)路輸出 電壓擺率控制 芯片復(fù)位 Vcc 芯片輸出使能 專用時(shí)鐘 來(lái)自行或列通道 到行或列連線帶 來(lái)自行或列通道 來(lái)自行或列連線帶 OE[7,0] Vcc IOE作為輸入單元時(shí)可驅(qū)動(dòng)兩個(gè)行通道或兩個(gè)列通道。作為輸出單元時(shí)， IOE可通過(guò)多路選擇器從 m個(gè)行通道或 k個(gè)列通道中選擇信號(hào)， m和 k的數(shù)值隨器件型號(hào)而定，例如 EPF10K10的 m=18， k=16。 FPGA FPGA是一類 PLD的總稱 。 與 CPLD類 PLD類比 ，F(xiàn)PGA由可編程邏輯模塊 （ CLB） 、 可編程輸入 /輸出模塊 （ IOB） 、 可編程互連資源三個(gè)主要部分組成 。 與 CPLD類 PLD相比較， FPGA有著以下幾個(gè)主要特點(diǎn)： (1)編程配置技術(shù)基于 SRAM， 便于實(shí)現(xiàn)在系統(tǒng)動(dòng)態(tài)重構(gòu)（ ICR： In Circuit Reconfigurability） 。 但芯片掉電后 ，配置信息丟失 ， 需另設(shè)非易失性存儲(chǔ)器件保存配置信息并完成上電自動(dòng)加載 。 (2)基本邏輯模塊的集成規(guī)模度與 CPLD類的 LAB比較相對(duì)較小 ， 故稱 FPGA為 “ 細(xì)顆粒結(jié)構(gòu) ” 的 PLD。 (3)內(nèi)部布線采用分段式互連結(jié)構(gòu)，布線效率較高。但信號(hào)在內(nèi)互連的傳輸延時(shí)常難以預(yù)測(cè)。 本節(jié)以 XC4000系列器件為例重點(diǎn)介紹 FPGA的可編程邏輯模塊、可編程互連資源和可編程輸入輸出模塊。XC4000系列在這些模塊中的結(jié)構(gòu)特點(diǎn)在后續(xù)開(kāi)發(fā)的器件系列中得到了延續(xù)和發(fā)展。 總結(jié) PLD是快速發(fā)展的半導(dǎo)體器件，目前的發(fā)展趨勢(shì)呈現(xiàn)著以下一些特征：在高集成度方面，已具備了片上系統(tǒng)（ System On Chip）集成的能力，即將中央處理器、存儲(chǔ)器和邏輯處理單元集成在同一芯片上。此外，可編程模擬集成電路也在發(fā)展中，這將進(jìn)一步推動(dòng)可編程片上系統(tǒng)集成的進(jìn)展。在編程技術(shù)上，在系統(tǒng)動(dòng)態(tài)重構(gòu)（ In Circuit Reconfigurability）特性正在發(fā)展中，即通過(guò)軟件下載使處于應(yīng)用系統(tǒng)內(nèi)的 PLD可動(dòng)態(tài)改變其執(zhí)行功能。在處理速度方面， PLD的系統(tǒng)時(shí)鐘已可達(dá)數(shù)百M(fèi)Hz，用片內(nèi)集成鎖相模塊的方法調(diào)整時(shí)鐘在芯片內(nèi)的延時(shí)偏差。 FPGA類芯片的延時(shí)預(yù)測(cè)問(wèn)題也正在解決中。在低電壓、低功耗方面， PLD的工作電壓向著→→ 的方向發(fā)展。 本章小結(jié) 2． RAM是一種時(shí)序邏輯電路 ， 具有記憶功能 。 其存儲(chǔ)的數(shù)據(jù)隨電源斷電而消失 ， 因此是一種易失性的讀寫(xiě)存儲(chǔ)器 。 它包含有 SRAM和DRAM兩種類型 ， 前者用觸發(fā)器記憶數(shù)據(jù) ， 后者靠 MOS管柵極電容存儲(chǔ)數(shù)據(jù) 。 因此 ， 在不停電的情況下 ， SRAM的數(shù)據(jù)可以長(zhǎng)久保持 ，而 DRAM則必需定期刷新 。 1． 半導(dǎo)體存儲(chǔ)器是現(xiàn)代數(shù)字系統(tǒng)特別是計(jì)算機(jī)系統(tǒng)中的重要組成部件 ，它可分為 RAM和 ROM兩大類 。 3． ROM是一種非易失性的存儲(chǔ)器 ， 它存儲(chǔ)的是固定數(shù)據(jù) ， 一般只能被讀出 。 根據(jù)數(shù)據(jù)寫(xiě)入方式的不同 ， ROM又可分成固定 ROM和可編程ROM。 后者又可細(xì)分為 PROM、 EPROM、 E2PROM和快閃存儲(chǔ)器等 ， 特別是 E2ROM和快閃存儲(chǔ)器可以進(jìn)行電擦寫(xiě) ， 已兼有了 RAM的特性 。 4． 從邏輯電路構(gòu)成的角度看 ， ROM是由與門陣列 （ 地址譯碼器 ） 和或門陣列 （ 存儲(chǔ)矩陣 ） 構(gòu)成的組合邏輯電路 。 ROM的輸出是輸入最小項(xiàng)的組合 。 因此采用 ROM構(gòu)成各種邏輯函數(shù)不需化簡(jiǎn) ， 這給邏輯設(shè)計(jì)帶來(lái)很大方便 。 隨著大規(guī)模集成電路成本的不斷下降 ， 利用 ROM構(gòu)成各種組合 、 時(shí)序電路 ， 愈來(lái)愈具有吸引力 。 作業(yè)： ? ROM： 71， 72， 73， 74， 76， 78， 710 ? PLA： 711題表 71 ， ? PAL： 713， 714 ? 選作： 721， 722（了解查找表的原理）