具有自動樂曲演奏功能的電子琴設(shè)計方案-資料下載頁
2025-05-04 12:24本頁面
【正文】 9。 end if。end process。process(play,EN)beginstart=play and EN。end process。ROM數(shù)據(jù)讀取控制process (clk,start)variable count : integer range 0 to SONG_LEN。variable t : integer range 0 to 4*CLK_FREQ。beginif (start=39。139。and countSONG_LEN) thenif(rising_edge(clk))then if song_chg = 39。139。 then Reset the counter to SONG_ADDR count := SONG_ADDR。 chg_ok=39。139。 t:=0。 else chg_ok=39。039。 end if。 if(t(tick_num*CLK_FREQ)/4)then t:=t+1。 else t:=0。 count:=count+1。 end if。end if。elsecount:=0。t:=0。end if。 Output the current countq = count。end process。end rtl。 note_rom和tick_rom文件的建立， 音符發(fā)聲和顯示模塊library ieee。use 。entity Aud_Pro_Dis is port(clk : in std_logic。 note_code:in integer range 0 to 31。 pitch :out std_logic_vector(1 downto 0)。 disp7 :out std_logic_vector(6 downto 0)。 digtal display sound_out:out std_logic )。end entity。 architecture behav of Aud_Pro_Dis issignal divider_mod:integer range 0 to 4096。signal count: integer range 0 to 4096 :=0。beginprocess(note_code) divider_modbegincase note_code is when 11 = divider_mod=3822。pitch=01。disp7=0110000。low1 when 12 = divider_mod=3405。pitch=01。disp7=1101101。 when 13 = divider_mod=3034。pitch=01。disp7=1111001。 when 14 = divider_mod=2863。pitch=01。disp7=0110011。 when 15 = divider_mod=2551。pitch=01。disp7=1011011。 when 16 = divider_mod=2273。pitch=01。disp7=1011111。 when 17 = divider_mod=2025。pitch=01。disp7=1110000。low7 when 1 = divider_mod=1911。pitch=00。disp7=0110000。mid1 when 2 = divider_mod=1703。pitch=00。disp7=1101101。 when 3 = divider_mod=1517。pitch=00。disp7=1111001。 when 4 = divider_mod=1432。pitch=00。disp7=0110011。 when 5 = divider_mod=1276。pitch=00。disp7=1011011。 when 6 = divider_mod=1137。pitch=00。disp7=1011111。1137 when 7 = divider_mod=1012。pitch=00。disp7=1110000。mid7 when 21 = divider_mod=956。pitch=10。disp7=0110000。high1 when 22 = divider_mod=851。pitch=10。disp7=1101101。 when 23 = divider_mod=758。pitch=10。disp7=1111001。 when 24 = divider_mod=716。pitch=10。disp7=0110011。 when 25 = divider_mod=638。pitch=10。disp7=1011011。 when 26 = divider_mod=568。pitch=10。disp7=1011111。 when 27 = divider_mod=506。pitch=10。disp7=1110000。high7 when 0 = divider_mod=0。pitch=00。disp7=0000001。stop when others = divider_mod=0。pitch=00。disp7=0000001。end case。end process。 process(clk) 50%占空比偶數(shù)分頻begin if (clk39。event and clk=39。139。) then if(divider_mod/=0)then if(countdivider_mod1)then count=count+1。 else count=0。 end if。 if(countdivider_mod/2)then sound_out=39。139。 else sound_out=39。039。 end if。 else sound_out=39。039。 end if。 end if。 end process。end behav。 五二輸入或門（）library ieee。use 。entity five_or2 isport(INA:in std_logic_vector(4 downto 0)。INB:in std_logic_vector(4 downto 0)。OUTY:out std_logic_vector(4 downto 0):=00000)。end five_or2。architecture f_or2 of five_or2 isbeginOUTY=INA or INB。end f_or2。2. 調(diào)試下載運行效果圖 各管腳的分配如下圖33所示。 圖33 引腳分配 運行效果圖如下圖34所示。圖34 運行效果圖八、對該課程的實施意見及建議 希望能多給些時間練習(xí)，做一些更具挑戰(zhàn)性，更加高級的設(shè)計，以使我們完全掌握FPGA的設(shè)計方法，并將其應(yīng)用到工程項目，實際生活中。
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