圖設(shè)計準則ppt課件-資料下載頁
2025-05-03 22:00本頁面
【正文】 地址 位線 寄生優(yōu)化設(shè)計 ? Contact, via與其它層的連接 – Contact和 via與其它層連接時存在接觸電阻和電流密度問題 – 一般采用多個最小孔并聯(lián)的方法來減小電阻和提高可通過電流 – 對于大面積的非金屬層，接觸孔的分布要均勻 晶體管 電源線 電容 可靠性設(shè)計 ? 避免天線效應(yīng) ? 防止 LatchUp ? 靜電放電 ESD保護 可靠性設(shè)計 ? 避免天線效應(yīng) – 天線效應(yīng)： ? 當大面積的金屬 1直接與柵極相連，在金屬腐蝕過程中，其周圍聚集的離子會增加其電勢，進而使柵電壓增加，導(dǎo)致柵氧化層擊穿。 ? 大面積的多晶硅也有可能出現(xiàn)天線效應(yīng) 一條條長長的金屬線或者多晶硅 (polysilicon)等導(dǎo)體，就象是一根根天線，當有游離的電荷時，這些“天線”便會將它們收集起來，天線越長，收集的電荷也就越多，當電荷足夠多時，就會放電。 IC現(xiàn)代工藝中經(jīng)常使用的一種方法是離子刻蝕（ plasma etching），這種方法就是將物質(zhì)高度電離并保持一定的能量，然后將這種物質(zhì)刻蝕在晶圓上，從而形成某一層。理論上，打入晶圓的離子總的對外電性應(yīng)該是呈現(xiàn)中性的，也就是說正離子和負離子是成對出現(xiàn)，但在實際中，打入晶圓的離子并不成對，這樣，就產(chǎn)生了游離電荷。另外，離子注入（ ion implanting）也可能導(dǎo)致電荷的聚集?？梢?，這種由工藝帶來的影響我們是無法徹底消除的，但是，這種影響卻是可以盡量減小的。 在 CMOS工藝中， P型襯底是要接地的，如果這些收集了電荷的導(dǎo)體和襯底間有電氣通路的話，那么這些電荷就會跑到襯底上去，將不會造成什么影響；如果這條通路不存在，這些電荷還是要放掉的，那么，在哪放電就會對哪里造成不可挽回的后果，一般來講，最容易遭到傷害的地方就是柵氧化層。 通常情況下用“天線比率”（“ antenna ratio”）來衡量一顆芯片能發(fā)生天線效應(yīng)的幾率?！疤炀€比率”的定義是：構(gòu)成所謂“天線”的導(dǎo)體（一般是金屬）的面積與所相連的柵氧化層面積的比率。隨著工藝技術(shù)的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生天線效應(yīng)的可能性就越大，所以，在 以上工藝，一般不大會考慮天線效應(yīng)。而采用。 ? 可通過插入二極管的方法來解決天線效應(yīng)，這樣當金屬收集到電荷以后就通過二極管來放電，避免了對柵極的擊穿。 ? DMSP——Double Metal Single Poly TMSP——Three Metal Single Poly ? layout時去除 antenna方法： 應(yīng)，在靠近 gate地方斷開該線，用高一層或高幾層的連接線（一般為 metal）做跳線連接。 (由低到高層次順序一般為 poly1poly2poly3metal1metal2metal3……) 。 ? gate的地方在該線上加二極管，一般不推薦此種方法，且不能消除 poly造成的 antenna。 可靠性設(shè)計 ? 避免天線效應(yīng) – 避免措施： ? 減小連接?xùn)诺亩嗑Ш徒饘?1面積，令其在所接?xùn)琶娣e的 100倍以下； ? 采用第二層金屬過渡。 可靠性設(shè)計 ? LatchUp效應(yīng) – 在 N阱 CMOS電路中，存在寄生 pnp和 npn晶體管，以及 N阱和襯底寄生電阻 – 寄生 pnp、 npn晶體管，以及它們的基極到電源和地的寄生電阻，有可能形成正反饋回路 – MOS晶體管漏極的大信號擺動，通過漏極寄生電容向 N阱和襯底灌入電流，形成正反饋回路的觸發(fā)條件 – 若正反饋回路的回路增益大于一，則有可能被觸發(fā)而導(dǎo)致latchup，從電源汲取大電流 Nwell 可靠性設(shè)計 ? LatchUp效應(yīng) – 多發(fā)生在大的數(shù)字輸出 Buffer（反相器） – 解決辦法：令環(huán)路增益小于 1 – 對于版圖設(shè)計來說，應(yīng)增加 N阱和襯底接觸孔的數(shù)量和減小它們之間的距離，以降低 N阱和襯底帶電源和地的寄生電阻 – 對于上華工藝， N阱和襯底接觸孔間的距離不得大于 36um 可靠性設(shè)計 ? 靜電放電 ESD保護 – ESD： Electrostatic Discharge – 人體或其他機械運動所積累的靜電電壓遠遠超過MOS晶體管的柵擊穿電壓 – 集成電路需具備 ESD保護電路 – HBM（ human body model)是一種常用的測試集成電路抗靜電能力的電路 2kV Device Under Test 人體模型 可靠性設(shè)計 ? 靜電放電 ESD保護 – 集成電路中接到 MOS晶體管柵極的 PIN更需 ESD保護，一般為輸入 PIN；而接到擴散區(qū)的 PIN相對不易受 ESD損壞，一般為輸出 PIN Vo N＋ N＋ P＋ P＋ GND VDD Vi P＋ N＋ Nwell PSubtrate VDD Vo 數(shù)字 Buffer的剖面結(jié)構(gòu) 可靠性設(shè)計 ? 靜電放電 ESD保護 – 輸入 PIN的 ESD保護電路 – 目標：保證連接到核心電路的 I點電壓低于柵氧擊穿電壓 – D1， D2的面積要大，以吸收大部分的電流，構(gòu)成第一級保護 – Rs的典型值從幾百 ~幾千歐姆，一般為多晶導(dǎo)線電阻或擴散區(qū)電阻，寬度要大一些，以免被大電流燒壞 – D3， D4與 Rs一起構(gòu)成第二級保護，面積可以小一些 VDD D1 D2 D3 D4 RS ESD保護電路 I 可靠性設(shè)計 ? 靜電放電 ESD保護 – 輸入 ESD保護電路會帶來寄生效應(yīng)，可能會影響輸入信號的帶寬和增加熱噪聲 ? 串聯(lián)保護電阻 ? 保護二極管的 PN節(jié)電容 – 對于某些輸出 Buffer比較小的輸出 PIN，也可采用上述ESD保護電路，不過串聯(lián)電阻可減小至 50~500歐姆 一個簡單的輸入PAD版圖（參考） 焊盤結(jié)構(gòu) p1 m1 m2 Rs D4 D2 焊盤 本章小結(jié) ? 設(shè)計規(guī)則 (Topological Design Rule) – 上華 DPDM CMOS工藝拓撲設(shè)計規(guī)則 – 符合設(shè)計規(guī)則的反相器版圖設(shè)計流程 ? 版圖設(shè)計準則 (‘Rule’ for performance) – 匹配、抗干擾、寄生的優(yōu)化、可靠性 – 重點：存在的問題和解決的辦法
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