fpga結構與應用ppt課件-資料下載頁
2025-05-03 18:38本頁面
【正文】 FPGA/CPLD測試技術JTAG邊界掃描測試表 21邊界掃描 IO引腳功能使用四個 I/O引腳和一個可選引腳作為 JTAG引腳FPGA/CPLD產品概述其他 PLD公司：ATMEL公司： ATF1500AS系列、 40MXCYPRESS公司QUIKLOGIC公司 SOMUCHIC！FPGACPLD兩大生產廠商產品FPGA： Cyclone、 CycloneⅡStratix、 StratixⅡ 等CPLD： MAX7000、 MAX3000系列（ EEPROM工藝 ） Altera:FPGA： Spartan系列（低成本設計）Virtex系列（高端設計）CPLD： XC9500系列（ Flash工藝 ） Xilinx:編程和配置：基于電可擦除存儲單元的 E2PROM或 FLASH技術，掉電后保留信息， CPLD一般 采用這種編程工藝，稱為編程 。（ 基于反熔絲技術的也稱為編程。） 基于 SRAM查找表的技術，掉電后不保留信息，大部分 FPGA采用這種編程工藝，稱為 配置 。CPLD和 FPGA的編程與配置此接口既可作編程下載口，也可作JTAG接口 ALTERA 的 ByteBlaster（ MV） 下載接口CPLD和 FPGA的編程與配置10芯下載口表 23上圖接口各引腳信號名稱THEENDEDA實驗的 3個層次邏輯行為的實現 （ 特點：非 EDA技術及相關器件也能實現，無法體現 EDA技術的優(yōu)勢）主要包括原數字電路中的實驗項目，如：簡單譯碼器、簡單計數器、紅綠交通燈控制、表決器、顯示掃描器、電梯控制、乒乓球游戲、數字鐘表、普通頻率計等等純邏輯行為實現方面的電路的設計，時鐘頻率低。 EDA實驗的 3個層次控制與信號傳輸功能的實現 （特點：必須使用 EDA技術才也能實現，能體現 EDA技術的優(yōu)勢，是電子設計競賽賽題最有可能出題的功能范圍，值得重視！） 如：高速信號發(fā)生器（含高速 D/A輸出）、PWM 、 FSK/PSK、 A/D采樣控制器、數字頻率合成、數字 PLL、 FIFO、 RS232或 PS/2通信、VGA顯示控制電路、邏輯分析儀、存儲示波器、虛擬儀表、圖像采樣處理和顯示、機電實時控制系統(tǒng)、 FPGA與單片機綜合控制等電路的設計。 算法的實現 （特點：使用硬件方式取代由傳統(tǒng) CPU完成的許多算法功能，實現高速性能） 如：離散 FFT變換、數字濾波器、浮點乘法器、高速寬位加法器、數字振蕩器、 DDS、 編碼譯碼和壓縮、調制解調器、以太網交換機、高頻端 DSP（ 現代 DSP）、 基于 FPGA的嵌入式系統(tǒng)、 SOPC/SOC系統(tǒng)、實時圖象處理、大信息流加解密算法實現等電路的設計，嵌入式ARM、含 CPU軟核 Nios的軟硬件聯合設計。時鐘頻率一般在 50MHz以上。 .EDA實驗的 3個層次補充內容：應用于 嵌入式系統(tǒng)的微處理器主要有 MCU、MPU、 DSP FPGA+DSP的 應用 舉例n 思考q P61_22~26n 預習q 第一次實驗： p139_438位全加器（要求：用原理圖輸入法和文本 VHDL輸入法兩種方法設計）n 邊實驗邊全面復習
教學課件相關推薦
鄂ICP備17016276號-1