【正文】 芯片少量的邏輯資源，具有很高的實(shí)用價(jià)值。 FPGA典型設(shè)計(jì)流程 fpga/cpld的常用開發(fā)工具 Quartus2集成的 EDA工具： 一類是 Altera提供的軟件工具； 另一類是其它的 EDA廠商提供的軟件工具 （第三方工具） Altera自帶的軟件工具： Text editor、 Memory editor、 Megawizard、 Schemetic editor、綜合工具、 RTL viewer、 Assinment editor、 Logiclock、 Powerfit Fitter、 Timing analyzer、Floorplan Editor、 Chip editor、 Designspace explor 、 Design assistant、 Assembler、Programmer、 PowerGauge、 Signtap、 SignalProbe、SOPC builder、 DSP builder、 SOFTware builder 第三方 EDA工具： synplify、 Amplify、 Menter、synopsis綜合工具 Modersim、 Verilog xl、 cadence等仿真工具。 設(shè)計(jì)工具種類 1設(shè)計(jì)輸入工具 2綜合工具 3仿真工具 4綜合和優(yōu)化工具 5 后端輔助工具 6 驗(yàn)證與調(diào)試工具 7系統(tǒng)級設(shè)計(jì)環(huán)境工具 一、設(shè)計(jì)輸入工具： 常用的： HDL語言輸入、原理圖輸入、 IPcore 輸入、狀態(tài)圖輸入、波形輸入、真值表輸入 UltraEdit 一個(gè)使用廣泛的編輯器 HDL Turbo Writer VHDL/verilog專用編輯器，可大小寫自動(dòng)轉(zhuǎn)換，縮進(jìn)，折疊，格式編排很方便?？芍苯邮褂?FPGA advantage做后端處理 ,此套軟件也可以編輯 C/C++， Java等多重語言， HDL Designer Series Mentor公司的前端設(shè)計(jì)軟件，包括 5個(gè)部分，涉及設(shè)計(jì)管理，分析，輸入等，原 Renoir軟件也已轉(zhuǎn)到HDL Designer Series Visial VHDL/ Visal Verilog 可視化的 HDL/Verilog編輯工具 ,可以通過畫流程圖等可視化方法生成一部分 VHDL/Verilog代碼innoveda公司出品 Visual Elite Visial HDL的下一代產(chǎn)品，能夠輔助系統(tǒng)級到電路級的設(shè)計(jì) 二、綜合工具： Synplify SYNOPSYS的 FPGA express工具 Leonardospectrum Quartus2 內(nèi)嵌綜合工具 三、仿真工具 Modersim、 NCverilog、 Cadence verilog xl， Synopsys VCS 、 Actirve HDL 四、實(shí)現(xiàn)與優(yōu)化工具 Assinment editor Logiclock Powerfit Fitter Timing analyzer Floorplan Editor Chip editor Designspace explor Design assistant 五、后端輔助工具 Assembler Programmer PowerGauge 六、驗(yàn)證調(diào)試工具 SignaltapⅡ SignalProbe 七、系統(tǒng)級設(shè)計(jì)環(huán)境 SOPC builder DSP builder SOFTware builder 1 規(guī)模越來越大，成本越來越低 2低端 CPLD逐步取代 74系列等傳統(tǒng)的數(shù)字器件 3 高端 FPGA不斷取代 ASIC的位置 4 大規(guī)模 FPGA內(nèi)嵌 CPU內(nèi)核，支持系統(tǒng)級設(shè)計(jì) 1 先進(jìn)工藝 2 處理器內(nèi)核、硬核 3 結(jié)構(gòu)化 ASIC 4 低成本器件 1 先進(jìn)工藝 一方面應(yīng)用場合廣泛，客戶對 FPGA提出了更為苛刻的要求 另一方面可編程邏輯器件的可觀利潤促使廠商不斷降低器件成本。 90nm的工藝：器件密度提高、工作頻率提高、器件價(jià)格降低 2 處理器內(nèi)核 電路設(shè)計(jì)分為偏硬和偏軟兩種應(yīng)用。 偏硬的應(yīng)用即數(shù)字硬件電路，其特點(diǎn)是要求信號(hào)實(shí)時(shí)及高速處理，處理調(diào)度相對簡單，核心是實(shí)時(shí)性要求高。主要是FPGA/CPLD 偏軟的應(yīng)用即數(shù)字運(yùn)算電路，其特點(diǎn)是電路處理速度要求相對較低，允許有一定的延遲，但電路處理調(diào)度相對復(fù)雜，核心是調(diào)度復(fù)雜。其主要設(shè)計(jì)手段是 CPU或 DSP 偏軟和偏硬電路的互通 競爭： 高速 DSP，工作頻率達(dá)到 Ghz FPGA用寄存器和 LUT實(shí)現(xiàn)微處理器 融合：高端 FPGA集成了 CPU或 DSP的運(yùn)算 block 3 硬核與結(jié)構(gòu)化 ASIC 高端 FPGA集成了功能豐富的 IP硬核，完成高速、復(fù)雜的硬件標(biāo)準(zhǔn)。 設(shè)計(jì)方面， ASIC和 FPGA的區(qū)別 AISC: 異步邏輯設(shè)計(jì)，門控時(shí)鐘驅(qū)動(dòng)，布線固定 FPGA:同步邏輯設(shè)計(jì)，時(shí)序驅(qū)動(dòng)，布線靈活 ASIC相比 FPGA的優(yōu)勢：功耗低、能完成高速設(shè)計(jì)、設(shè)計(jì)密度大 FPGA 相比 ASIC的優(yōu)勢：周期短、開發(fā)成本低，設(shè)計(jì)靈活 融合 FPGA和 ASIC,兩種思路： 一種：在 FPGA中內(nèi)嵌 ASIC模塊，以完成高速、復(fù)雜、低功耗的部分，其它低速、低功耗相對簡單的電路由 FPGA完成，F(xiàn)PGA向 ASIC的融合 另一種：在 ASIC中集成部分可編程的靈活配置資源，或者繼承成熟的 FPGA設(shè)計(jì)，使之轉(zhuǎn)化成 ASIC， ASIC向 FPGA的融合，稱之為結(jié)構(gòu)化 ASIC 結(jié)構(gòu)化 ASIC的形式： 一種：對成熟的 FPGA設(shè)計(jì)，將其中，沒有使用的時(shí)鐘資源、布線資源、專用的硬核、 BLOCK RAM等資源簡化或省略 另一種：將成熟的 IP軟核轉(zhuǎn)化為 ASIC的硬核，從而在FPGA的某些層專門劃分出空白的 ASIC區(qū)域，叫MACO，調(diào)試完成后，將與 IP軟核對應(yīng)的硬核適配到 MACO塊中 4 低成本器件 EDA軟件設(shè)計(jì)方法發(fā)展趨勢 軟件設(shè)計(jì)技術(shù)總趨勢：支持不斷更新的器件族，越 來越人性化的設(shè)計(jì)，越來越好的設(shè)計(jì)優(yōu)化效果，軟件 工具的仿真速度越來越快，仿真精度越來越高，綜合 軟件的綜合優(yōu)化效果越來越好，越來越完備的分析驗(yàn) 證手段，布局布線軟件的效率和優(yōu)化效果不斷提高。 EDA設(shè)計(jì)方法顯著特點(diǎn)：高級設(shè)計(jì)語言、系統(tǒng)級仿 真和系統(tǒng)級綜合優(yōu)化方法、模塊化設(shè)計(jì)和增量設(shè)計(jì)方 法。 可編程片上系統(tǒng)（ SOPC）的基本特征 可編程片上系統(tǒng)（ SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（ SOC），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。 SOPC結(jié)合了 SOC和 FPGA各自的優(yōu)點(diǎn)，一般具備以下基本特征： 至少包含一個(gè)以上的嵌入式處理器 IP Core 具有小容量片內(nèi)高速 RAM資源 豐富的 IP Core資源可供靈活選擇 足夠的片上可編程邏輯資源 處理器調(diào)試接口和 FPGA編程接口共用或并存 可能包含部分可編程模擬電路 單芯片、低功耗、微封裝