【正文】 塊尋址方式在指令中指出數(shù)據(jù)塊的首地址和數(shù)據(jù)塊的長度。用于DMA工作方式。第四節(jié) 指令格式舉例1. 指令類型1) 算術(shù)邏輯運(yùn)算，如：add, sub, and, or, not 2) 移位操作，如：shl, shr, sal, sar, rol, ror3) 浮點(diǎn)數(shù)運(yùn)算(要用到80387協(xié)處理器)4) 十進(jìn)制運(yùn)算指令，如：daa, das (BCD碼調(diào)整)5) 字符串處理指令，如：cmps(串比較)6) 數(shù)據(jù)傳送指令，如：mov7) 轉(zhuǎn)移類指令無條件轉(zhuǎn)移和條件轉(zhuǎn)移通常，計(jì)算機(jī)中有N, Z, V, C, P 五個(gè)標(biāo)志位N = 1 表示結(jié)果為負(fù)Z = 1 表示結(jié)果為0C = 1 表示結(jié)果有進(jìn)位或是無符號(hào)數(shù)比較小于(有借位)V = 1 表示結(jié)果溢出P = 1 表示結(jié)果有奇數(shù)個(gè)1C+Z = 1 表示無符號(hào)數(shù)比較小于或等于N⊕V = 1 表示有符號(hào)數(shù)比較小于N⊕V+Z = 1 表示有符號(hào)數(shù)比較小于或等于以下是用一個(gè)串加電路，表示如何得到N, Z, V, C, P 五個(gè)標(biāo)志位C = C4⊕C3⊕C0Z = S4+S3+S2+S1+S0N = S4V = C4⊕C3P = S4⊕S3⊕S2⊕S1⊕S0調(diào)用指令和返回指令，如：call, ret陷阱與陷阱指令，如：int8) 堆棧及堆棧操作指令，如：push, pop9) 輸入輸出指令，如：in, out10) 特權(quán)指令11) 其它指令：向量指令，多處理機(jī)指令，控制指令第五節(jié) RISC技術(shù)復(fù)雜指令系統(tǒng)(CISC)與精簡(jiǎn)指令系統(tǒng)(RISC)1) 指令系統(tǒng)的性質(zhì)(1) 完備性指令系統(tǒng)的完備性是指用匯編語言編制各種程序時(shí)，指令系統(tǒng)直接提供的指令足夠使用，而不必用軟件實(shí)現(xiàn)。(注：一臺(tái)機(jī)器最基本也是必不可少的指令并不多，大多數(shù)指令可以用軟件實(shí)現(xiàn))例如，乘指令，可以用軟件實(shí)現(xiàn)，但是指令系統(tǒng)中有乘法指令的系統(tǒng)就要比沒有的更具有完備性。 (2) 有效性指令系統(tǒng)的有效性是指利用該指令系統(tǒng)所編制的程序能夠高效率的運(yùn)行。高效率主要表現(xiàn)在占存儲(chǔ)空間小，執(zhí)行速度快兩個(gè)方面。(3) 規(guī)整性指令系統(tǒng)的規(guī)整性包括指令系統(tǒng)的對(duì)稱性，勻齊性和指令格式與數(shù)據(jù)格式的一致性。指令的對(duì)稱性是指在指令系統(tǒng)中所有的寄存器和存儲(chǔ)單元都可以同等對(duì)待，所有的指令都可以使用各種尋址方式。他對(duì)簡(jiǎn)化匯編程序設(shè)計(jì)，提高程序的可讀性有利。指令的勻齊性是指一種操作性質(zhì)的指令可以支持各種數(shù)據(jù)類型，它可以使匯編語言程序設(shè)計(jì)與高級(jí)語言編譯程序無需要考慮數(shù)據(jù)類型而選用指令，因而提高了編程效率。指令格式與數(shù)據(jù)格式的一致性是指令長度與數(shù)據(jù)長度有一定關(guān)系，以方便存儲(chǔ)和處理。指令長度是字節(jié)的整數(shù)倍，而數(shù)據(jù)長度一般為8個(gè)字節(jié)。(4) 兼容性指令的兼容性主要要求指令應(yīng)該具有向上兼容，即低檔次機(jī)器可以運(yùn)行的程序在高檔次機(jī)器上也可以運(yùn)行。2) 復(fù)雜指令系統(tǒng)(CISC)基于指令系統(tǒng)的上述四個(gè)性質(zhì)，同時(shí)由于硬件成本下降，軟件成本上升，所以在指令系統(tǒng)中增加更多指令來提高操作系統(tǒng)的效率，縮短指令系統(tǒng)與高級(jí)語言的語義差別，以便于高級(jí)語言的編譯，從而降低軟件成本。其缺點(diǎn)是：造成硬件過于復(fù)雜。3) 精簡(jiǎn)指令系統(tǒng)(RISC)指令系統(tǒng)龐大了，但是統(tǒng)計(jì)表明，機(jī)器所執(zhí)行的指令80%以上是簡(jiǎn)單指令，因此提出精簡(jiǎn)指令系統(tǒng)以求優(yōu)化的思想。優(yōu)化：提高機(jī)器性能，提高CPU速度。一個(gè)程序的執(zhí)行時(shí)間為P,高級(jí)語言編譯后在機(jī)器上運(yùn)行的指令數(shù)為I,執(zhí)行每條指令所用的平均周期數(shù)為CPI，每個(gè)機(jī)器周期為T，則有P = I * CPI * T，為了減小I、CPI、T 應(yīng)采用以下七點(diǎn)。(1) 選取使用頻度高的簡(jiǎn)單指令，以及有用但不復(fù)雜的指令。(2) 指令長度固定，指令格式種類少，尋址方式種類少。從而縮短譯碼時(shí)間。(3) 只有存取數(shù)指令訪問存儲(chǔ)器，其他指令在寄存器間進(jìn)行(可以采用Cache)。讀寫存儲(chǔ)器的時(shí)間比較長，只有必須時(shí)才讀寫存儲(chǔ)器，以提高CPU效率。(4) CPU中通用寄存器的數(shù)量要多(5) 大部分指令在一個(gè)機(jī)器周期內(nèi)完成。(采用流水線方式，注意相關(guān)與轉(zhuǎn)移)(6) 以硬布線控制邏輯為主，少用或者不用微碼控制。(7) 通過精簡(jiǎn)指令和優(yōu)化設(shè)計(jì)編譯程序，以簡(jiǎn)單有效的支持高級(jí)語言實(shí)現(xiàn)。本章思考題1. 什么叫機(jī)器指令？什么叫指令系統(tǒng)？2. 如何理解多種尋址方式？3. 說明機(jī)器字長、指令字長、存儲(chǔ)字長的區(qū)別及聯(lián)系。4. 試比較間接尋址和寄存器間接尋址。5. 比較RISC和CISC。第八章 CPU的結(jié)構(gòu)和功能教學(xué)時(shí)數(shù)：8學(xué)時(shí)教學(xué)目的與要求：使學(xué)生理解和掌握CPU基本結(jié)構(gòu)，指令執(zhí)行的基本流程、指令流水技術(shù)，中斷系統(tǒng)中軟硬件的分工配合及工作過程。教學(xué)重點(diǎn)：CPU的功能和組成、指令周期流水。教學(xué)難點(diǎn)：中斷系統(tǒng)判優(yōu)邏輯、中斷屏蔽技術(shù)。第一節(jié) CPU的結(jié)構(gòu)中央處理器(CPU)是由控制器和運(yùn)算器兩部分組成，以實(shí)現(xiàn)指令控制、操作控制、時(shí)間控制和數(shù)據(jù)加工的功能。1. 指令控制：程序是由指令組成，指令的執(zhí)行順序由CPU來保證。操作控制：一條指令的功能通常是由若干組操作信號(hào)組合起來實(shí)現(xiàn)，每組操作信號(hào)的工作順序也由CPU來保證。時(shí)間控制：指令、操作信號(hào)的執(zhí)行均受到時(shí)間的嚴(yán)格控制。數(shù)據(jù)加工：計(jì)算機(jī)要對(duì)數(shù)據(jù)進(jìn)行算術(shù)、邏輯運(yùn)算。中央處理器的結(jié)構(gòu)與組成 運(yùn) 算術(shù)邏輯運(yùn)算部件(ALU) 算 通用寄存器 器 透明寄存器(X,Y) 狀態(tài)寄存器(PS) 指令譯碼器(ID，對(duì)指令的操作碼進(jìn)行譯碼分析) 中 指令部件 程序計(jì)數(shù)器(PC，保存下一條指令的地址) 央 控 指令寄存器(IR，保存當(dāng)前正在執(zhí)行的指令) 處 制 脈沖源 理 器 時(shí)序部件 啟停控制電路 器 時(shí)序信號(hào)產(chǎn)生及其控制部件 控制信號(hào)形成部件 內(nèi)總線 其他 地址寄存器(MAR) 數(shù)據(jù)寄存器(MDR)注：透明：程序員對(duì)于不可見的軟件硬件稱為透明。2. CPU內(nèi)部總線結(jié)構(gòu)1) 單總線結(jié)構(gòu)：由于所有的數(shù)據(jù)都將在內(nèi)總線上流動(dòng)，所以劃分工作時(shí)序時(shí)，內(nèi)總線的數(shù)據(jù)流動(dòng)情況是一個(gè)主要問題。通常，單總線結(jié)構(gòu)的計(jì)算機(jī)以內(nèi)總線上的一次數(shù)據(jù)流動(dòng)為一個(gè)時(shí)鐘周期(節(jié)拍)。2) 雙總線結(jié)構(gòu)：有A、B兩條總線，寄存器輸出到A總線上，寄存器由B總線輸入，A、B總線由總線連接器G連接，關(guān)閉G則A、B相連，打開G則A、B分開。3) 三總線結(jié)構(gòu)：三總線分別為輸入數(shù)據(jù)總線、寄存器數(shù)據(jù)總線和ALU輸出總線。前兩條總線為輸入總線，分別從存儲(chǔ)器和寄存器獲取數(shù)據(jù)，運(yùn)算結(jié)果由ALU輸出總線分給存儲(chǔ)器或寄存器。 通用 MAR 寄存器 PS MDR ALU X Y PC IR … 指令譯碼器 …時(shí) 序 ∶部 ∶ 控制信號(hào)形成部件件 … 控制信號(hào) 脈沖源第二節(jié) 指令周期一個(gè)指令周期一般可以分為：取指周期(獲取指令)，源周期(獲取源操作數(shù))，目的周期(獲取目的操作數(shù))，執(zhí)行周期(獲取結(jié)果)。1) 取指周期：取指周期目的是獲取指令，把指令從存儲(chǔ)器中取出送入到CPU的IR寄存器(指令寄存器)中。假設(shè)指令的長度與機(jī)器的字長相通，取指過程分為三步：(1) PC→MAR，然后置Read信號(hào)(SET”R”)；同時(shí)PC→ALU，Y清0，ALU置進(jìn)位，ALU進(jìn)行加操作(Y+1)，結(jié)果存入Z。(實(shí)現(xiàn)PC+1)(2) 經(jīng)過一個(gè)主存存儲(chǔ)周期后，MDR中有數(shù)據(jù)。在實(shí)際情況中，由于存儲(chǔ)周期遠(yuǎn)遠(yuǎn)大于節(jié)拍(時(shí)鐘周期)，所以此時(shí)CPU在等待存儲(chǔ)器，CPU不停插入空閑的節(jié)拍，以保證CPU和存儲(chǔ)器之間的工作關(guān)系，通常設(shè)置一個(gè)信號(hào)WMFC，當(dāng)WMFC=1時(shí)，表示存儲(chǔ)周期結(jié)束。MDR→IR IR中保存的是當(dāng)前正在執(zhí)行的指令(3) PC+1 (Z) →PC PC中保存的是下一條指令的地址。通常在這個(gè)節(jié)拍中，同時(shí)進(jìn)行分析指令的工作。2) 源周期：源周期目的是獲取指令的源操作數(shù)，把指令中的源操作數(shù)從寄存器/存儲(chǔ)器中取出送入到CPU的Y寄存器(透明寄存器)中。3) 目的周期：目的周期目的是獲取指令的目的操作數(shù)，把目的操作數(shù)送入透明寄存器Y中。所以目的周期和源周期基本一致。4) 執(zhí)行周期：執(zhí)行周期目的是計(jì)算出指令的操作結(jié)果，把指令中的運(yùn)算結(jié)果保存在目的操作對(duì)象中。第三節(jié) 指令流水指令流水線是為了讓計(jì)算機(jī)和其它數(shù)字電子設(shè)備能夠加速指令的通過速度(單位時(shí)間內(nèi)被運(yùn)行的指令數(shù)量)而設(shè)計(jì)的技術(shù)。流水線是假設(shè)程序運(yùn)行時(shí)有一連串的指令要被運(yùn)行(垂直座標(biāo)i 是指令集，水平座 標(biāo)表時(shí)間t)。絕大多數(shù)當(dāng)代的CPU 都是利用時(shí)鐘頻率驅(qū)動(dòng)。CPU是由內(nèi)部的邏輯門與觸發(fā)器組成。當(dāng)受到時(shí)鐘頻率觸發(fā)時(shí)，觸發(fā)器得到新的數(shù)值，并且邏輯門需要一段時(shí)間來解析出新的數(shù)值，而當(dāng)受到下一個(gè)時(shí)鐘頻率觸發(fā)時(shí) 觸發(fā)器又得到新的數(shù)值，以此類推。而借由邏輯門分散成很多小區(qū)塊，再讓觸發(fā)器鏈接 這些小區(qū)塊組，使邏輯門輸出正確數(shù)值的時(shí)間延遲得以減少，這樣一來就可以減少指令 運(yùn)行所需要的周期。1. 寫回暫存器危害:當(dāng)一名程序員(或者組合者/編譯者)編寫組合代碼(或者匯編碼)時(shí)，他 們會(huì)假定每個(gè)指令是循序運(yùn)行的。而這個(gè)假設(shè)會(huì)使流水線無效。當(dāng)此現(xiàn)象發(fā)生后程序會(huì) 表現(xiàn)的不正常，而此現(xiàn)象就是危害。不過目前有提供幾種技術(shù)來解決這些危害像是轉(zhuǎn)發(fā)與延遲等。2. 未流水線的架構(gòu)產(chǎn)生的效率低，因?yàn)橛行〤PU 的模塊在其他模塊運(yùn)行時(shí)是閑置的。流水線雖并不會(huì)完全消除 CPU 的閑置時(shí)間，但是能夠讓這些模塊并發(fā)運(yùn)作而大幅提升 程序運(yùn)行的效率。管線在處理器的內(nèi)部被組織成層級(jí)，各個(gè)層級(jí)的管線能半獨(dú)立地單獨(dú)運(yùn)作。每一個(gè) 層級(jí)都被管理并且鏈接到一條“鏈”，因而每個(gè)層級(jí)的輸出被送到其它層級(jí)直至任務(wù)完成。處理器的這種組織方式能使總體的處理時(shí)間顯著縮短。但并不是所有的指令都是獨(dú)立的。3. 優(yōu)缺點(diǎn)：并非在所有情況下流水線技術(shù)都起作用?？赡苡幸恍┤秉c(diǎn)。如果一條指令流水線能夠在 每一個(gè)時(shí)鐘頻率周期(clock cycle)接納一條新的指令，被稱為完整流水線(fully pipelined)。第四節(jié) 中斷系統(tǒng)(1) 硬件中斷和軟中斷硬件中斷：由某個(gè)硬件中斷請(qǐng)求信號(hào)引發(fā)的中斷軟中斷：由執(zhí)行軟件中斷指令所引發(fā)的中斷通常硬件中斷通過中斷請(qǐng)求信號(hào)形成向量地址，而軟中斷由指令提供中斷號(hào)，再轉(zhuǎn)為向量地址。(2) 強(qiáng)迫中斷和自愿中斷強(qiáng)迫中斷：是由于故障(如硬件故障、程序故障)、外部請(qǐng)求等所引起的強(qiáng)迫性中斷。自愿中斷：由程序安排的中斷，即軟中斷。(3) 內(nèi)中斷和外中斷內(nèi)中斷：來自主機(jī)內(nèi)部的中斷請(qǐng)求。外中斷：來自主機(jī)外部(外設(shè))的中斷請(qǐng)求。(4) 可屏蔽中斷和不可屏蔽中斷。外中斷分可屏蔽和不可屏蔽中斷，內(nèi)中斷都是不可屏蔽的(5) 向量中斷和非向量中斷向量中斷：中斷程序入口地址由硬件提供非向量中斷：中斷程序入口地址不由硬件提供。4) 相關(guān)概念中斷源：中斷向量：采用向量化的響應(yīng)中斷方式，將中斷服務(wù)程序的入口地址及其程序狀態(tài)字存放在特定的存儲(chǔ)區(qū)中，這所有的中斷服務(wù)程序入口地址和狀態(tài)字在一起，稱為中斷向量。中斷向量表：存放中斷向量的表。通常是把所有的中斷服務(wù)程序入口地址(或包括服務(wù)程序的狀態(tài)字)組織成一個(gè)一維的表格，存放在一段連續(xù)的存儲(chǔ)區(qū)中。向量地址：訪問中斷向量表的地址碼，即讀取中斷向量所需的地址(也可以稱為中斷指針)5) 中斷優(yōu)先級(jí)判斷：(1) 軟件查詢(2) 并行優(yōu)先隊(duì)列邏輯：優(yōu)先級(jí)固定，通過硬件電路實(shí)現(xiàn)，優(yōu)先級(jí)高的中斷請(qǐng)求信號(hào)同時(shí)屏蔽優(yōu)先級(jí)低的信號(hào)。(3) 鏈?zhǔn)絻?yōu)先隊(duì)列邏輯：多重查詢：設(shè)備發(fā)出中斷申請(qǐng)的時(shí)候，同時(shí)發(fā)送設(shè)備編碼，優(yōu)先級(jí)高的設(shè)備編碼被批準(zhǔn)鏈?zhǔn)脚抨?duì)：設(shè)備發(fā)出中斷申請(qǐng)后，CPU發(fā)應(yīng)答信號(hào)由優(yōu)先級(jí)高的設(shè)備向優(yōu)先級(jí)低的設(shè)備傳送。中斷隱指令：5) 中斷響應(yīng)(1) 響應(yīng)條件： 有中斷請(qǐng)求信號(hào)發(fā)生 該中斷請(qǐng)求未被屏蔽 CPU處于開中斷狀態(tài) 沒有更重要的事要處理(沒有優(yōu)先級(jí)更高的中斷請(qǐng)求或工作) CPU剛剛執(zhí)行的指令不是停機(jī)指令 在一條指令結(jié)束時(shí)響應(yīng)(2) 響應(yīng)過程 在現(xiàn)行指令將結(jié)束時(shí)響應(yīng)中斷請(qǐng)求。