設計描述-資料下載頁
2024-10-24 13:23本頁面
【導讀】同步時序邏輯電路的時鐘頻率直接取決于組合通。在深亞微米工藝條件下，組合邏輯通路的延遲時。降低組合邏輯通路的邏輯級數(shù)成為組合通路設計。組合邏輯電路的功耗及其所占用的芯片面積直接。減少組合邏輯電路實現(xiàn)所需的單元及連線數(shù)目成。為組合邏輯電路設計優(yōu)化的重要因素。避免引入不必要的Latch器件；注意描述結(jié)構(gòu)中信號敏感表的完整性和。Latch本身是一種時序控制的存儲器件；Latch主要用來保持或存儲一段時間不改變的數(shù)據(jù)；條件或分支語句中，對信號賦值說明不完全、分支雖滿，但屬于值保持，每一個二進制數(shù)的取值為{0,1,X,Z}中的一個，但內(nèi)層的case語句不滿，對簡單的電路結(jié)構(gòu)，可用連續(xù)賦值語句加以描
【正文】 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 Y = A Y = A + 1 Y = A + B Y = A + B + 1 Y = A + B_bar Y = A +B_bar+1 Y = A – 1 Y = A Y = A and B Y = A or B Y = A xor B Y = A_bar Y = A Y = shl A Y = shr A Y = 0 Transfer A Increment A Addition Add with 1 A plus 1’plement of B Subtraction Decrement A Transfer A AND OR XOR Complement A Transfer A Shift left A Shift right A Transfer 0’s Arithmetic Unit Arithmetic Unit Arithmetic Unit Arithmetic Unit Arithmetic Unit Arithmetic Unit Arithmetic Unit Arithmetic Unit Logic Unit Logic Unit Logic Unit Logic Unit Shift Unit Shift Unit Shift Unit Shift Unit module ALU(Sel, Cin, A, B,Y)。 input [4:0] Sel。 input Cin。 input [7:0] A, B 。 output [7:0] Y。 reg [7:0] Y。 reg [7:0] LogicUnit, ArithUnit, ALU_NoShift。 always @( Sel or A or B or Cin ) begin // Logic Operation case(Sel[1:0]) 2’b00: LogicUnit = Aamp。B。 2’b01: LogicUnit = A | B。 2’b10: LogicUnit = A ^ B。 2’b11: LogicUnit = !A 。 default: LogicUnit = 8’bx。 endcase // Arithmetic Operation case( { Sel[1:0] , Cin } ) 3’b000: ArithUnit = A 。 3’b001: ArithUnit = A + 1 。 3’b010: ArithUnit = A + B。 3’b011: ArithUnit = A + B + 1 。 3’b100: ArithUnit = A + !B 。 3’b101: ArithUnit = A – B 。 3’b110: ArithUnit = A – 1 。 3’b111: ArithUnit = A 。 default: ArithUnit = 8’bx 。 endcase //Multiplex between Logic and Arithmetic Unit if (Sel[2] ) ALU_NoShift = LogicUnit。 else ALU_NoShift = ArithUnit。 // Shift Operation case ( Sel[4:3] ) 2’b00: Y = ALU_NoShift。 2’b01: Y = ALU_NoShift 1。 2’b10: Y = ALU_NoShift 1。 2’b11: Y = 8’b0。 default: Y = 8’bx。 endcase end endmodule
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