[高等教育]微電子第九章設(shè)計(jì)流程和設(shè)計(jì)工具-資料下載頁(yè)
2025-01-21 22:46本頁(yè)面
【正文】 i為器件的本征延遲，它代表元件在標(biāo)準(zhǔn)丁作條件下，信號(hào)通過(guò)器件時(shí)的固有延遲，它與器件的實(shí)際輸入、輸出狀況無(wú)關(guān)。通常 di由本征上升延遲與本征下降延遲一對(duì)參數(shù)表示。 dt為瞬變延遲，這是出器件的實(shí)際負(fù)載狀況引入的附加延遲 de。為邊沿速率延遲，這是根據(jù)輸入信號(hào)變化沿的上升下降變化的緩急程度而引入的附加延遲。它與輸入端電卉、輸入連續(xù)甚至前級(jí)的驅(qū)功情況有關(guān)。 ? 除了器件的延遲外，還有連線延遲。連線延遲是指從驅(qū)動(dòng)級(jí)的輸出經(jīng)過(guò)連線到負(fù)載級(jí)輸入端的信號(hào)延遲。隨著集成電路規(guī)模的增大，器件特征尺寸的誠(chéng)小，器件本身的延遲越來(lái)越小，而連線延遲的影響越來(lái)越大，甚至?xí)^(guò)器件的延遲。 ? 在邏輯電路中會(huì)遇到多個(gè)邏輯元件的輸出信號(hào)線直接相連的情況，通常稱為線與邏輯關(guān)系。為了定量地確定線與邏輯關(guān)系，特別是當(dāng)各路信號(hào)值發(fā)生沖突時(shí)，為了確定線與邏輯點(diǎn)的信號(hào)，引入了邏輯信號(hào)強(qiáng)度的概念。信號(hào)強(qiáng)度是該信號(hào)驅(qū)動(dòng)能力的量度。強(qiáng)度分為若干級(jí)，強(qiáng)度級(jí)越高表示驅(qū)動(dòng)能力越大，當(dāng)線與邏輯點(diǎn)上各路信號(hào)發(fā)生矛盾時(shí)，高強(qiáng)度級(jí)的信號(hào)在競(jìng)爭(zhēng)中占優(yōu)勢(shì)．因此，一個(gè)邏輯信號(hào)要用邏輯值相強(qiáng)度這一對(duì)常數(shù)加以表示。簡(jiǎn)單的三值三強(qiáng)度規(guī)則是在子值邏輕信號(hào)的基礎(chǔ)上，引入了 3個(gè)邏輯強(qiáng)度。這 3個(gè)強(qiáng)度分為驅(qū)動(dòng)級(jí)、電阻級(jí)和高阻級(jí)。由二值與三強(qiáng)度共可組合成 9種邏輯狀態(tài)。 ? 6．電路模擬 (circuit simulation) ? 電路模擬是通過(guò)電路模擬軟件，在給定的電路結(jié)構(gòu)相元器件參數(shù)的條件下中餐晶體管的性能指標(biāo)。 ? 隨著計(jì)算機(jī)技術(shù)和計(jì)算方法的發(fā)展，已有可能將要分析的電路問(wèn)題列出數(shù)學(xué)形式的電路方程。然后對(duì)電路方程進(jìn)行求解。電路模擬時(shí)不需要任何實(shí)際的元器件及各種調(diào)試工具。而且可以改變各種條件進(jìn)行分析模擬，甚至可以進(jìn)行各種破壞性的模擬。由于計(jì)算機(jī)運(yùn)算速度快和精確度高，因而在模擬時(shí)可以采用較為復(fù)雜的、更加精確的器件模型 (如考慮二級(jí)效應(yīng)利寄生效應(yīng)等的模型 )。 ? 7．版圖生成（ layout generation） ? 版圖生成是通過(guò)版圖編輯器完成的圖的作圖、版圖編輯器允許設(shè)計(jì)人員在圖形終端上進(jìn)行版修改以及圖形數(shù)據(jù)管理。 ? 版圖編輯器借助移動(dòng)鼠標(biāo)進(jìn)行矩形、多邊形、等寬線、團(tuán)等幾何圖形的作圖。它可以進(jìn)行圖形的拉伸、切割、放大與拓展，刪除與復(fù)制，平移和取向變換；還可以改變圖形的所衣層，實(shí)現(xiàn)圖形換層；以及進(jìn)行圖形的邏輯運(yùn)算。圖形的邏輯運(yùn)算是對(duì)兩個(gè)不同層上的圖形進(jìn)行運(yùn)算．；自AND、 OR、 NOT、 XOR等運(yùn)算，運(yùn)算結(jié)果的圖形可以指定產(chǎn)生在任意一層上。 ? 8．版圖綜合 (layout synthesis) ? 一旦得到邏輯圖后，在門陣列和標(biāo)難單元設(shè)計(jì)中就通過(guò)版圖綜合工具白動(dòng)產(chǎn)生版圖。 版圖綜合過(guò)程分成布圖和布線兩個(gè)階段。 ? 布圖的任務(wù)是把所需要的模塊或單元盡可能地放置在一起以獲得最小的芯片面積，并使關(guān)鍵路徑上的延遲最小。 ? 布線的任務(wù)是根據(jù)連接父系的要求把各個(gè)模塊或單元用連線連接起來(lái) ? 9．版圖驗(yàn)證 (layout verification) ? 如前所述，版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查 DRC：、電學(xué)規(guī)則檢查 ERC、版圖參數(shù)提取 LPE和版圖與電路圖一致性檢查 LVS。 ? 設(shè)計(jì)規(guī)則檢查軟件可以進(jìn)行寬度檢查、距離檢查、包含檢查和透入檢查等。在各項(xiàng)檢查命令中可設(shè)置錯(cuò)誤條件，同時(shí)可在指定層加上一個(gè)錯(cuò)誤標(biāo)志圖形。 ? 電學(xué)規(guī)則檢查軟件可發(fā)現(xiàn)所設(shè)汁的版圖中是否存在造反一般電學(xué)規(guī)則的錯(cuò)誤，如開路、短路、接觸孔浮空 (未形成有效接觸 )以及特定層上圖形錯(cuò)連或未連特定節(jié)點(diǎn)，如 N阱 CMOS電路版圖小的襯底未接地或 N阱未接電源等。 ? 版圖參數(shù)提取軟件是從實(shí)際的物理版圖巾根據(jù)對(duì)器件與節(jié)點(diǎn)的識(shí)別提取出一個(gè)電路圖。不僅如此，它還能提取出一些關(guān)鍵的電學(xué)參數(shù)如 MOS管的幾何尺寸、柵電容和一些寄生參數(shù)信息．如擴(kuò)散區(qū)相連線的電容和電阻，相應(yīng)層之間的電容值等。 ? 版圖與電路圖一致性檢查軟件是將 LPF軟件提取的電路圖與原設(shè)計(jì)的電路圖進(jìn)行對(duì)比檢查。這種對(duì)比撿查是對(duì)兩者的網(wǎng)表進(jìn)行對(duì)比，期望兩個(gè)網(wǎng)表結(jié)構(gòu)完全一致。如果兩者不一致、其錯(cuò)誤大致分為兩類：一類是失配器件，它是指有的器件在版圖中有、但在原電路設(shè)計(jì)中沒有；或者相反，即在原電路設(shè)計(jì)中有而在版圖中沒有。另一類為不一致點(diǎn)，它還可分成節(jié)點(diǎn)不一致和器件不一致。節(jié)點(diǎn)個(gè)一致是指版圖與原電路中各有一節(jié)點(diǎn)，這購(gòu)個(gè)首點(diǎn)所連器件情況很相似但又不完全相同。器件不一致是指版圖與原電路中各有 — 器件，這兩個(gè)器件相向，所連接節(jié)點(diǎn)情況很相似，但義不完全相同。 經(jīng) DRC、 ERCLVS、檢查而發(fā)現(xiàn)的錯(cuò)誤都要一一加以仔細(xì)分疥研究，并根據(jù)錯(cuò)誤信息對(duì)版圖進(jìn)行修改，方到無(wú)一錯(cuò)誤存在為止。
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