【正文】 。片外 SDRAM 因?yàn)閮r(jià)格低廉，密度高，讀寫速度快成為片外存儲(chǔ)器的極佳選擇。上海交通大學(xué)碩士學(xué)位論文 10 SDRAM 單元概述動(dòng)態(tài)存儲(chǔ)器（DRAM）的基本存儲(chǔ)電路以電荷形式存儲(chǔ)信息，電荷存儲(chǔ)在MOS 電容上。電容充電后表示邏輯高電平，放電后表示邏輯低電平。根據(jù)使用的三極管數(shù)量不同，有單管型、三管型、四管型和六管型。其中單管型結(jié)構(gòu)簡(jiǎn)單、開銷小因此應(yīng)用廣泛。單管型 DRAM 單元結(jié)構(gòu) [28]如圖 24 所示，由一個(gè)晶體管T 和一個(gè)電容 CS 構(gòu)成 CD 是數(shù)據(jù)線上的分布電容，行選通線連接三極管的柵極。寫操作時(shí)行選通線置 1，晶體管 T 處于導(dǎo)通狀態(tài)，數(shù)據(jù)由列選通線存入電容 CS中。讀操作時(shí)行選通線置 1，存儲(chǔ)在 CS 上的電荷通過晶體管 T 輸出到數(shù)據(jù)線上。行選信號(hào)數(shù)據(jù)線C dC s圖 2 4 DRAM 單元結(jié)構(gòu)圖 4 DRAM Cell Structure當(dāng)行選通信號(hào)為低時(shí)，晶體管 T 關(guān)斷。但不可避免的存在漏電流，這樣存儲(chǔ)信息只能保持較短的時(shí)間，通常是若干毫秒。為了避免信息丟失，必須不斷刷新每個(gè)存儲(chǔ)單元中的信息。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（SDRAM）是 DRAM 中應(yīng)用最為廣泛的高容量高速存儲(chǔ)器。與傳統(tǒng)的 DRAM 相比，SDRAM 在存儲(chǔ)體的組織方式和對(duì)外操作上做了重大改進(jìn)。同步是指存儲(chǔ)器的時(shí)鐘頻率與總線頻率相同，并且內(nèi)部的控制命令和數(shù)據(jù)傳輸都已該時(shí)鐘為基準(zhǔn)。如圖 25 所示，SDRAM 內(nèi)部為一個(gè)二維的存儲(chǔ)陣列。訪問時(shí)先打開一個(gè)行（Row ） ，再指定一個(gè)列（Colum） ，就可以找到指定的單元格，這是芯片內(nèi)部尋址的基本原理。這樣的一個(gè)存儲(chǔ)陣列稱之為邏輯塊（Bank） 。由于成本控制以及技術(shù)工藝等原因，SDRAM 不能做成一個(gè) Bank 的結(jié)構(gòu)，而且由于 SDRAM 工作原理限制，單一的 Bank 會(huì)造成嚴(yán)重的尋址沖突，降低內(nèi)存效率。因此必須將SDRAM 內(nèi)部分割成多個(gè) Bank 的結(jié)構(gòu)，一般采用 2 個(gè)或者 4 個(gè) Bank。實(shí)際尋址上海交通大學(xué)碩士學(xué)位論文 11 過程中，先確定 Bank 然后在 Bank 中進(jìn)行相應(yīng)的行地址與列地址的尋址。SDRAM 的地址也就分為 Bank 地址、行地址與列地址。行地址與列地址分時(shí)復(fù)用，有效減少了地址線數(shù)量，提高硬件效率。對(duì)于每一個(gè) Bank 中基本存儲(chǔ)單元的容量是若干 bit，對(duì)于 SDRAM 而言這就是芯片的位寬。一般比較常見的有32bit、64bit 等。M e m o r y A r r a yR O W D E C O D E RColumn DecoderR o w A d d r e s s B u f f e rColumn Address Buffer圖 2 5 SDRAM Bank 結(jié)構(gòu)圖 5 SDRAM Bank Structure控制器訪問 SDRAM 的過程中，SDRAM 所有輸入輸出信號(hào)均在時(shí)鐘的上升沿被采樣或者輸出。也就是 SDRAM 的地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)都是上升沿驅(qū)動(dòng)的。這樣可以使得 SDRAM 的操作完全在系統(tǒng)時(shí)鐘的控制下進(jìn)行，與系統(tǒng)的高速操作嚴(yán)格同步。在 SDRAM 的相應(yīng)過程中比如行列地址選擇、地址譯碼等，控制器可以照常進(jìn)行其他任務(wù)不單純等待。SDRAM 內(nèi)部組織結(jié)構(gòu)是并行的流水線結(jié)構(gòu)。存儲(chǔ)體分為多個(gè)組，各組可同時(shí)獨(dú)立工作。 SDRAM 讀寫操作SDRAM 相對(duì)于 SRAM 的讀寫操作來說較為復(fù)雜，需要經(jīng)過多個(gè)步驟才能完成操作。SDRAM 內(nèi)部有一個(gè)邏輯控制單元，還有一個(gè)模式寄存器為其提供參數(shù)。所以每次開機(jī)上電之后 SDRAM 都要對(duì)整個(gè)控制邏輯進(jìn)行初始化 [29]。初始化過程包括將所有的 Bank 預(yù)充電、刷新以及模式寄存器的設(shè)置。其中模式寄存器的值一般通過 12 位地址線對(duì)其進(jìn)行設(shè)定。初始化完成后若想要對(duì) Bank 中的陣列進(jìn)行讀寫，需要先通過激活命令（Active）讓某一行出于激活狀態(tài)。片選和 Bank 選定可以與行有效同時(shí)進(jìn)行。如圖 26 所示，片選和 Bank 選定的同時(shí)，RAS（ Row Address Strobe，行地上海交通大學(xué)碩士學(xué)位論文 12 址選通脈沖）處于低電平有效狀態(tài)。因此地址線上的數(shù)據(jù)表示行地址。一般SDRAM 地址線為 12 位，總共可以表示 212=4096 行。由于行有效是相對(duì)于 Bank而言的，打開行同時(shí)選定了一個(gè) Bank，因此行有效也被稱為 Bank 有效。圖 2 6 行有效時(shí)序圖 6 Row Effective Timing Diagram打開某一行之后，可以對(duì)列地址進(jìn)行尋址。由于是地址復(fù)用，此時(shí)實(shí)用的依舊是 A0A11 地址線。列地址的尋址與讀寫命令同時(shí)發(fā)出。Wen 信號(hào)為高時(shí)表示讀操作，Wen 為低是表示寫操作。由于地址線是公用的，所以要通過拉低CAS（ Column Address Strobe，列地址選通脈沖）對(duì)行列地址的尋址進(jìn)行區(qū)分。讀寫時(shí)序如圖 27 所示。圖 2 7 列有效時(shí)序圖 7 Column Effective Timing Diagram由于 SDRAM 芯片的特性，行有效和列有效之間必須有一段間隔。該間隔被上海交通大學(xué)碩士學(xué)位論文 13 定義為 tRCD，即 RAS to CAS Delay。這是根據(jù)芯片存儲(chǔ)陣列響應(yīng)時(shí)間制定的延遲。tRCD 是 SDRAM 的一個(gè)重要參數(shù)，廣義上以時(shí)鐘周期數(shù)為單位。如圖 28 所示，tRCD 為 3 時(shí)延遲三個(gè)時(shí)鐘周期。圖 2 8 tRCD=3 時(shí)序圖 8 Timing Diagram of tRCD=3行列地址都選定之后確定了存儲(chǔ)單元，之后等待數(shù)據(jù)通道 DQ 讀取或者寫入數(shù)據(jù)。在 CAS 發(fā)出請(qǐng)求后，需要經(jīng)過一定的時(shí)間才能將數(shù)據(jù)輸出。定義 CAS 與讀取命令發(fā)出到數(shù)據(jù)輸出的時(shí)間為 CL（CAS Latency，CAS 潛伏期） 。CL 廣義上也是時(shí)鐘周期數(shù)，與讀操作更為相關(guān)。如圖 29 所示是 CL=3 的情況。圖 2 9 CL=3 時(shí)序圖 9 Timing Diagram of CL=3突發(fā)（Burst ）是在同一行中相鄰存儲(chǔ)單元連續(xù)進(jìn)行讀寫的數(shù)據(jù)傳輸方式，連續(xù)傳輸?shù)臄?shù)據(jù)量就是突發(fā)長(zhǎng)度（Burst Length） 。目前內(nèi)存控制器一次讀寫 Bank位寬的數(shù)據(jù)，一般為 8 或 4 個(gè)字節(jié)。實(shí)際應(yīng)用過程中，對(duì)于 SDRAM 的訪問往往是批量進(jìn)行。如果要連續(xù)讀寫就是要對(duì)當(dāng)前存儲(chǔ)單元下一個(gè)單元進(jìn)行尋址，需要不斷發(fā)送列地址和讀命令，需要占用控制資源。于是產(chǎn)生了突發(fā)傳輸技術(shù)，制定起始地址和突發(fā)長(zhǎng)度，SDRAM 會(huì)依次對(duì)后面相應(yīng)數(shù)量的存儲(chǔ)單元進(jìn)行讀寫操作，而不再需要提供列地址。如圖 210 所示，突發(fā)讀取模式下，制定起始列地址和突發(fā)長(zhǎng)度，尋址和讀取將自動(dòng)進(jìn)行。上海交通大學(xué)碩士學(xué)位論文 14 圖 2 10 突發(fā)傳輸模式 10 Burst Transfer Mode突發(fā)長(zhǎng)度的設(shè)定是在芯片的模式寄存器內(nèi)設(shè)定，常見的有 8 和全頁。其中全頁突發(fā)模式是指將 Bank 中一行的所有存儲(chǔ)單元連續(xù)傳輸。具體的突發(fā)長(zhǎng)度和芯片設(shè)計(jì)的行內(nèi)列的數(shù)量有關(guān)。在模式寄存器設(shè)定的時(shí)候，出了制定突發(fā)長(zhǎng)度，還制定了突發(fā)傳輸順序，可以是順序傳輸也可以是交錯(cuò)傳輸。 SDRAM 控制器基本功能SDRAM 控制器的功能是控制 SDRAM 進(jìn)行讀寫操作，其中包括空操作（NOP） 、載入模式寄存器（Load Mode Register） 、激活（Active） 、讀操作（Read ） 、寫操作（Write） 、突發(fā)操作（Burst Terminate） 、預(yù)充電（Precharge ）和刷新（Refresh） ?？詹僮魇窃?SDRAM 沒有指令的時(shí)候采取的一種操作，避免重復(fù)上一條指令。在突發(fā)傳輸模式的時(shí)候，也會(huì)相應(yīng)的插入空操作指令。載入模式寄存器命令是在初始化階段將設(shè)定的配置讀入 SDRAM 的模式寄存器中。包括定義突發(fā)長(zhǎng)度，突發(fā)模式，CAS Latency 等。激活命令在讀寫操作之前進(jìn)行，通過 Active 命令將存儲(chǔ)陣列中某個(gè) Bank 中的某一行打開，因此執(zhí)行 Active 命令時(shí)需要指定 Bank 和行地址，而要激活同一個(gè) Bank 中的另一行時(shí)，需要將目前位于緩沖器的信息寫回存儲(chǔ)陣列中讀寫命令在 Active 命令之后進(jìn)行，讀操作需要經(jīng)過 CAS Latency 的延遲時(shí)間才會(huì)將數(shù)據(jù)送到 DQ 總線上，而寫命令將 DQ 總線上的信息寫入行緩存器中。在執(zhí)行讀寫操作時(shí)需要指定列地址，寫命令還需要將寫入的數(shù)據(jù)放在 DQ 總線上準(zhǔn)備寫入。進(jìn)行突發(fā)操作時(shí)，只需要在讀寫第一個(gè)數(shù)據(jù)時(shí)發(fā)出讀寫命令，之后SDRAM 后根據(jù)突發(fā)長(zhǎng)度和突發(fā)模式進(jìn)行傳輸。預(yù)充電命令與激活命令相反，用以關(guān)閉行操作。預(yù)充電命令可以將某一個(gè)Bank 或者全部的 Bank 中行緩存信息寫回存儲(chǔ)陣列中。執(zhí)行預(yù)充電命令需要指定Bank 地址或者利用 A10 指定為預(yù)充電所有的 Bank。上海交通大學(xué)碩士學(xué)位論文 15 刷新命令是對(duì)于 SDRAM 中的數(shù)據(jù)進(jìn)行刷新，避免因?yàn)槁╇娫斐纱鎯?chǔ)信息丟失。刷新不需要外部提供行地址信息，這是一個(gè)內(nèi)部的自動(dòng)操作。SDRAM 內(nèi)部有一個(gè)行地址生成器用來自動(dòng)依次生成行地址。刷新操作對(duì)于一行中所有存儲(chǔ)體進(jìn)行，無需列地址。刷新過程中所有的 Bank 停止工作，每次刷新占用 9 個(gè)時(shí)鐘周期，之后進(jìn)入正常工作狀態(tài)。雖然這樣的刷新會(huì)對(duì)性能造成影響，但是對(duì)于SDRAM 來說是不可或缺的。 存儲(chǔ)預(yù)取技術(shù)片上和片外存儲(chǔ)設(shè)備速度的差異導(dǎo)致帶寬瓶頸出現(xiàn)在片外速度較慢的存儲(chǔ)器。數(shù)據(jù)預(yù)取是用來解決局部性不足的訪存模式，在數(shù)據(jù)將要使用前將其由片外存儲(chǔ)器取回 Cache，保證處理器可以無停頓的執(zhí)行。眾所周知，片上訪存速度要遠(yuǎn)遠(yuǎn)高于片外訪存。將數(shù)據(jù)預(yù)先從片外存儲(chǔ)器取到片上高速緩存中，可有效增加Cache 命中率，減少訪問主存的開銷。 軟件預(yù)取當(dāng)代微處理器大都提供了預(yù)取指令來支持基于軟件的預(yù)取。軟件預(yù)取是指在編譯階段由編譯器加入預(yù)取指令，提前將下一級(jí)存儲(chǔ)器中的數(shù)據(jù)取回。因?yàn)榧尤肓舜罅康念A(yù)取指令，同時(shí)顯示的預(yù)取指令需要計(jì)算出準(zhǔn)確的預(yù)取地址，從而導(dǎo)致不能夠及時(shí)的發(fā)出預(yù)取指令以足夠隱藏訪存延時(shí)，影響了性能的提高。并且必須使額外的預(yù)取指令開銷不能超過預(yù)取所能帶來的效益，否則得不償失。如圖 211所示是一個(gè)典型的加入了預(yù)取指令后的軟件預(yù)取代碼片段：/*未加預(yù)取指令前*/for(i=0。 i3。 i++)for(j=0。 j100。 j++)a[i][j] = b[j][0] * b[j+1][0]。/*添加預(yù)取指令后*//*為了說明問題簡(jiǎn)單起見，代碼中并沒有表達(dá)出邊界情況*/for(i=0。 i3。 i++)for(j=0。 j100。 j++){prefetch(a[i][j+7])a[i][j] = b[j][0] * b[j+1][0]。}圖 2 11 軟件預(yù)取算法 11 Software Based Prefetch上海交通大學(xué)碩士學(xué)位論文 16 單純的軟件預(yù)取難度在于編譯應(yīng)該在什么位置插入預(yù)取指令。因?yàn)轭A(yù)取指令插入過晚可能會(huì)導(dǎo)致不能充分隱藏訪存延遲。若預(yù)取指令插入過早，又可能在數(shù)據(jù)沒有被真正訪問以前就被替換出去。而且，在編譯時(shí)對(duì)延時(shí)的估計(jì)是不精確的，有很多因素是程序動(dòng)態(tài)運(yùn)行時(shí)才能確定的。 硬件預(yù)取硬件預(yù)取是由硬件根據(jù)訪存的歷史信息，對(duì)未來可能的訪存單元預(yù)先取入Cache，從而在數(shù)據(jù)真正被用到時(shí)不會(huì)造成 Cache 失效。但是由于只是基于訪存的歷史信息，硬件預(yù)取會(huì)取回大量無用的 Cache 塊，占用訪存帶寬，還會(huì)導(dǎo)致嚴(yán)重的 Cache 污染問題。由于硬件預(yù)取是基于訪存的歷史信息來預(yù)測(cè)未來的訪存模式，從而可以在數(shù)據(jù)使用之前將其從下一級(jí)的存儲(chǔ)器中取回。最簡(jiǎn)單的連續(xù)預(yù)取方案是 OBL（One Block Lookahead） ，即當(dāng)訪問塊 A 的時(shí)候，開始預(yù)取塊 A+1。 OBL 方案根據(jù)訪問塊的不同，實(shí)施的方法也不相同。Smith 將這些方案概括為兩種：PrefetchonMiss 算法 [30]和 Tagged Prefetch 算法。PrefetchonMiss 算法即發(fā)生缺失時(shí)才進(jìn)行預(yù)取。當(dāng)訪問塊 A 產(chǎn)生 Cache 缺失，會(huì)自動(dòng)對(duì) A+1 預(yù)取，如果 A+1 己經(jīng)在 Cache 中，則無訪問動(dòng)作。Tagged Prefetch算法是將存儲(chǔ)器中的每一個(gè)塊標(biāo)記一個(gè) tag 位，用以檢測(cè)一個(gè)塊是否需要進(jìn)行預(yù)取，以及是否是第一次訪問。在上述兩種情況下，A+1 塊都會(huì)取入 Cache 中。當(dāng)執(zhí)行的程序表現(xiàn)出良好的空間局部性的時(shí)候，采用連續(xù)的預(yù)取方案是最有效的。然而在實(shí)際應(yīng)用中，所需的數(shù)據(jù)往往是跨越式的，如圖 212 給出的程序片斷中對(duì) C[k][j]的訪問。針對(duì)這類循環(huán)結(jié)構(gòu)的陣列訪問，文獻(xiàn)[3134] 提出了相應(yīng)的預(yù)取方案。float a[100][100], b[100][100], c[100][100]……for(i=0。 i100。 i++)for(j=0。 j100。 j++)for(k=0。 k100。 k++)a[i][j] += b[i][k] * c[k][j]。圖 2 12 一個(gè)跨步預(yù)取的程序段 12 Step Based Prefetch CodeChen 和 Baer 提出一種基于 RPT 的硬件預(yù)取方案 [16]。假設(shè)存儲(chǔ)器指令 i 在三次連續(xù)的循環(huán)中訪問的地址為 a1