【正文】 ELSIF CLK39。EVENT AND CLK = 39。139。 THEN IF LM311 = 39。139。 THEN CQI = CQI + 1。 END IF。如果是高電平，繼續(xù)搜索 END IF。 如果出現(xiàn)低電平，即可停止搜索，保存計數(shù)值于 CQI中 END PROCESS。 DISPDATA = CQI WHEN LM311=39。039。 ELSE 00000000 。將保存于 CQI中的數(shù)輸出 END。 實 驗 與 設 計 圖 516 比較器和 D/A構成 A/D電路框圖 實驗 54. 比較器和 D/A器件實現(xiàn) A/D轉換功能的電路設計 X康芯科技 實 驗 與 設 計 (4) 實驗內容 2： 引腳鎖定及硬件測試 。 建議選 GW48系統(tǒng)的實驗電路模式 6（ 參考附錄圖 6） ， 用數(shù)碼 8顯示譯碼輸出 (PIO46PIO40)， 鍵 鍵 鍵 6和鍵 5四位控制輸入 ， 硬件驗證譯碼器的工作性能 。 (5) 實驗內容 3： 用第 3章介紹的例化語句 ， 按圖 519的方式連接成頂層設計電路 （ 用 VHDL表述 ） ， 圖中的 CNT4B是一個 4位二進制加法計數(shù)器 ，可以由例 322修改獲得；模塊 DECL7S即為例 518實體元件 ， 重復以上實驗過程 。 注意圖 520中的 tmp是 4位總線 ， led是 7位總線 。 對于引腳鎖定和實驗 ， 建議選電路模式 6， 用數(shù)碼 8顯示譯碼輸出 ， 用鍵 3作為時鐘輸入 (每按 2次鍵為 1個時鐘脈沖 )， 或直接接時鐘信號 clock0。 (8) 實驗報告： 根據(jù)以上的實驗內容寫出實驗報告 ， 包括程序設計 、 軟件編譯 、 仿真分析 、 硬件測試和實驗過程；設計程序 、 程序分析報告 、 仿真波形圖及其分析報告 。 實 驗 與 設 計 圖 518共陰數(shù)碼管及其電路 實 驗 與 設 計 圖 519 計數(shù)器和譯碼器連接電路的頂層文件原理圖 實 驗 與 設 計 52. 8位數(shù)碼掃描顯示電路設計 (1) 實驗目的： 學習硬件掃描顯示電路的設計 。 (2) 實驗原理： 圖 520所示的是 8位數(shù)碼掃描顯示電路 ， 其中每個數(shù)碼管的 8個段： h、 g、 f、 e、 d、 c、 b、 a（ h是小數(shù)點 ） 都分別連在一起 ， 8個數(shù)碼管分別由 8個選通信號 k k … k8來選擇 。 被選通的數(shù)碼管顯示數(shù)據(jù) ， 其余關閉 。 如在某一時刻 ， k3為高電平 ， 其余選通信號為低電平 ，這時僅 k3對應的數(shù)碼管顯示來自段信號端的數(shù)據(jù) ， 而其它 7個數(shù)碼管呈現(xiàn)關閉狀態(tài) 。 根據(jù)這種電路狀況 ， 如果希望在 8個數(shù)碼管顯示希望的數(shù)據(jù) ， 就必須使得 8個選通信號 k k … k8分別被單獨選通 ， 并在此同時 ， 在段信號輸入口加上希望在該對應數(shù)碼管上顯示的數(shù)據(jù) ， 于是隨著選通信號的掃變 ， 就能實現(xiàn)掃描顯示的目的 。 實 驗 與 設 計 圖 520 8位數(shù)碼掃描顯示電路 【 例 519】 LIBRARY IEEE。 USE 。 USE 。 ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC。 SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 段控制信號輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。位控制信號輸出 END。 ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL A : INTEGER RANGE 0 TO 15。 BEGIN P1： PROCESS( CNT8 ) BEGIN CASE CNT8 IS WHEN 000 = BT = 00000001 。 A = 1 。 WHEN 001 = BT = 00000010 。 A = 3 。 WHEN 010 = BT = 00000100 。 A = 5 。 WHEN 011 = BT = 00001000 。 A = 7 。 WHEN 100 = BT = 00010000 。 A = 9 。 WHEN 101 = BT = 00100000 。 A = 11 。 WHEN 110 = BT = 01000000 。 A = 13 。 WHEN 111 = BT = 10000000 。 A = 15 。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS P1。 接下頁 X康芯科技 P2： PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN CNT8 = CNT8 + 1。 END IF。 END PROCESS P2 。 P3： PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。 WHEN 1 = SG = 0000110。 WHEN 2 = SG = 1011011。 WHEN 3 = SG = 1001111。 WHEN 4 = SG = 1100110。 WHEN 5 = SG = 1101101。 WHEN 6 = SG = 1111101。 WHEN 7 = SG = 0000111。 WHEN 8 = SG = 1111111。 WHEN 9 = SG = 1101111。 WHEN 10 = SG = 1110111。 WHEN 11 = SG = 1111100。 WHEN 12 = SG = 0111001。 WHEN 13 = SG = 1011110。 WHEN 14 = SG = 1111001。 WHEN 15 = SG = 1110001。 WHEN OTHERS = NULL 。 END CASE 。 END PROCESS P3。 END。 X康芯科技 實 驗 與 設 計 (3) 實驗內容 1： 說明例 519中各語句的含義 ， 以及該例的整體功能 。 對該例進行編輯 、 編譯 、 綜合 、 適配 、 仿真 ， 給出仿真波形 。 實驗方式：若考慮小數(shù)點 ， SG的 8個段分別與 PIO4 PIO4 … 、 PIO42（ 高位在左 ） 、 BT的 8個位分別與 PIO3 PIO3 … 、 PIO41（ 高位在左 ） ；電路模式不限 ， 引腳圖參考附錄圖 10。 將 GW48EDA系統(tǒng)左下方的撥碼開關全部向上撥 ， 這時實驗系統(tǒng)的 8個數(shù)碼管構成圖 520的電路結構 ， 時鐘CLK可選擇 clock0， 通過跳線選擇 16384Hz信號 。 引腳鎖定后進行編譯 、下載和硬件測試實驗 。 將實驗過程和實驗結果寫進實驗報告 。 (4) 實驗內容 2： 修改例 519的進程 P1中的顯示數(shù)據(jù)直接給出的方式 ， 增加 8個 4位鎖存器 ， 作為顯示數(shù)據(jù)緩沖器 ， 使得所有 8個顯示數(shù)據(jù)都必須來自緩沖器 。 緩沖器中的數(shù)據(jù)可以通過不同方式鎖入 ， 如來自 A/D采樣的數(shù)據(jù) 、 來自分時鎖入的數(shù)據(jù) 、 來自串行方式輸入的數(shù)據(jù) ， 或來自單片機等 。 實 驗 與 設 計 53. 數(shù)控分頻器的設計 (1) 實驗目的： 學習數(shù)控分頻器的設計 、 分析和測試方法 。 (2) 實驗原理： 數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時 ，將對輸入的時鐘信號有不同的分頻比 ， 數(shù)控分頻器就是用計數(shù)值可并行預置的加法計數(shù)器設計完成的 ， 方法是將計數(shù)溢出位與預置數(shù)加載輸入信號相接即可 ， 詳細設計程序如例 520所示 。 (3) 分析： 根據(jù)圖 521的波形提示 ， 分析例 520中的各語句功能 、 設計原理及邏輯功能 ， 詳述進程 P_REG和 P_DIV的作用 ， 并畫出該程序的 RTL電路圖 。 圖 521 當給出不同輸入值 D時， FOUT輸出不同頻率 (CLK周期 =50ns) 實 驗 與 設 計 (4) 仿真： 輸入不同的 CLK頻率和預置值 D， 給出如圖 521的時序波形 。 (5) 實驗內容 1： 在實驗系統(tǒng)上硬件驗證例 520的功能 。 可選實驗電路模式 1（ 參考附錄圖 3） ；鍵 2/鍵 1負責輸入 8位預置數(shù) D(PIO7PIO0)； CLK由 clock0輸入 ， 頻率選 65536Hz或更高 (確保分頻后落在音頻范圍 )；輸出FOUT接揚聲器 (SPKER)。 編譯下載后進行硬件測試：改變鍵 2/鍵 1的輸入值 ， 可聽到不同音調的聲音 。 (6) 實驗內容 2： 將例 520擴展成 16位分頻器 ， 并提出此項設計的實用示例 ， 如 PWM的設計等 。 (7) 思考題： 怎樣利用 2個例 520給出的模塊設計一個電路 ， 使其輸出方波的正負脈寬的寬度分別由可兩個 8位輸入數(shù)據(jù)控制 ？ (8) 實驗報告： 根據(jù)以上的要求 ， 將實驗項目分析設計 ， 仿真和測試寫入實驗報告 。 【 例 520】 LIBRARY IEEE。 USE 。 USE 。 ENTITY DVF IS PORT ( CLK : IN STD_LOGIC。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 FOUT : OUT STD_LOGIC )。 END。 ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 當 CNT8計數(shù)計滿時 ， 輸入數(shù)據(jù) D被同步預置給計數(shù)器 CNT8 FULL = 39。139。 同時使溢出標志信號 FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。 否則繼續(xù)作加 1計數(shù) FULL = 39。039。 且輸出溢出標志信號 FULL為低電平 END IF。 END IF。 END PROCESS P_REG 。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 接下頁 X康芯科技 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。 如果溢出標志信號 FULL為高電平 ， D觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV 。 END。 X康芯科技 實 驗 與 設 計 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。 如果溢出標志信號 FULL為高電平 ， D觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV 。 END。 54. 32位并進 /并出移位寄存器設計 僅用例 58一個 8位移位寄存器，再增加一些電路，如 4個 8