【正文】 結(jié)構(gòu)是可以省略的，但是一個(gè)有意義的設(shè)計(jì)實(shí)體至少要包含庫（程序包）、實(shí)體和結(jié)構(gòu)體三部分： VHDL 程序具體框架： （ 1） 實(shí)體 實(shí)體 （ Entity）是設(shè)計(jì)中最基本的模塊，用于描述設(shè)計(jì)實(shí)體的外部接口性，即該設(shè)計(jì)實(shí)體對外的輸入輸出端口的數(shù)量和端口特性。一個(gè)由多個(gè)模塊構(gòu)成的設(shè)計(jì)實(shí)體中可能包含多個(gè)實(shí)體，其中包快一個(gè)頂層實(shí)體和處于底層的底層實(shí)體，底層實(shí)體可以作為組件（ Component） 例化到高層次實(shí)體中，此時(shí)頂層實(shí)體可以應(yīng)對于芯片的外部引腳定義。 （ 2） 結(jié)構(gòu)體 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 22 頁，共 54 頁 結(jié)構(gòu)體（ Architecture） 用于描述實(shí)體所代表的 系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。一個(gè)實(shí)體必須要有至少一個(gè)結(jié)構(gòu)體與之對應(yīng)。結(jié)構(gòu)體描述了設(shè)計(jì)實(shí)體的結(jié)構(gòu)、行為、元件、及內(nèi)部連接關(guān)系，也就是說定義了設(shè)計(jì)實(shí)體具體功能的實(shí)現(xiàn)，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制訂了實(shí)體內(nèi)部的元件連接關(guān)系。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。包括： ① 行為描述方式 對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級編程語言，無需的電路的具體結(jié)構(gòu)。一般通過一組串行的 VHDL 進(jìn)程來反映設(shè)計(jì)的功能和算法。其優(yōu)點(diǎn)是只需要描述輸入和輸出的行為，而不關(guān)注具體電路的實(shí)現(xiàn)。 ② 數(shù)據(jù)流描述方式 數(shù)據(jù)流 （ Dataflow）描述方式也 稱為寄存器傳輸級 (RTL)描述。這種描述方式將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)的變化，即對信號到信號的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述。使用數(shù)據(jù)流的描述的設(shè)計(jì)人員，要對設(shè)計(jì)實(shí)體的功能實(shí)現(xiàn)有一定的了解，有時(shí)候還要對電路的具體結(jié)構(gòu)有清楚的認(rèn)識。數(shù)據(jù)流描述方式的優(yōu)點(diǎn)是易于進(jìn)行邏輯綜合，綜合效率較高。 ③ 結(jié)構(gòu)描述方式 結(jié)構(gòu)（ Structure）描述多用于多層次的設(shè)計(jì)中，通過調(diào)用庫中的元件或者已經(jīng)設(shè)計(jì)好的模塊，進(jìn)行組合，完成實(shí)體功能的描述。結(jié)構(gòu)描述方式只表示元 件（模塊）和元件（模塊）之間的互聯(lián)，就像網(wǎng)表一樣。 結(jié)構(gòu)描述方式的優(yōu)點(diǎn)是可以將已有的設(shè)計(jì)成果應(yīng)用與當(dāng)前的設(shè)計(jì)中，因而大大的提高了設(shè)計(jì)效率，對于可分解的大型設(shè)計(jì)，結(jié)構(gòu)描述方式總是首選方案，也是由上至下設(shè)計(jì)方法的具體實(shí)施。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實(shí)體。結(jié)構(gòu)體、程序包（ Package） 等數(shù)據(jù)集合；程序包主要用來存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序、常量和元件等。庫和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過的設(shè)計(jì)成果。 在 VHDL 設(shè)計(jì)語言中數(shù)據(jù)類型、常量及子程序在實(shí)體申明和結(jié)構(gòu)體內(nèi)定 義，而這些 第 23 頁，共 54 頁 數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑?shí)體是不可見的。為了能夠在其他設(shè)計(jì)實(shí)體中使用這些資源， VHDL 提供了程序包作為載體。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。 各種 VHDL編譯系統(tǒng)都包含了多個(gè)標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164和 STANDARD程序包。用戶可以打開編譯系統(tǒng)安裝目錄下的庫文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。用戶也可以自定義程序包。 （ 4） 配置 一個(gè)設(shè)計(jì)中，實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，既有多種實(shí)現(xiàn)方式。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來 實(shí)現(xiàn)。配置就是從與某個(gè)實(shí)體對應(yīng)的多個(gè)結(jié)構(gòu)體中選定一個(gè)作為具體實(shí)現(xiàn)。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 24 頁，共 54 頁 4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) 引言 用 VHDL 語言建模，編寫程序?qū)崿F(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實(shí)現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)的邏輯圖設(shè)計(jì)，實(shí)現(xiàn)調(diào)制與解調(diào)的波形仿真。 基于 VHDL 語言實(shí)現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實(shí)現(xiàn) 1. 2ASK調(diào)制建模方思想： （ 1） 采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入，也可以通過高頻時(shí)鐘信號分頻得到。 （ 2） 采用鍵控法進(jìn)行調(diào)制 數(shù)字基帶信號作為鍵控信號控制與門來完成 2ASK 調(diào)制。 （ 3） 數(shù)字載波調(diào)制的 2ASK信號可經(jīng)過外接濾波器轉(zhuǎn)換成模擬信號形式的信號輸出 因?yàn)椴捎脭?shù)字載波調(diào)制的 2ASK 信號是數(shù)字信號，含有豐富的高頻分量，所以經(jīng)過一個(gè)帶通濾波器或者一個(gè)低通濾波器后，將減少高頻成分，輸出信號接近模擬載波調(diào)制 2ASK調(diào)制的建模方框圖如圖 41所示 FPGA 圖 41 2ASK調(diào)制建模方框圖 2ASK調(diào)制電路 圖 如圖 42所示 clk 分頻器 start 基帶信號 與門 已調(diào)信號 載波 f 第 25 頁，共 54 頁 圖 42（ a） 2ASK調(diào)制電路 的 VHDL建模電路 圖 42(b) 2ASK調(diào)制的邏輯電路圖 2. 2ASK調(diào)制的 VHDL程序 library ieee。 use 。 use 。 use 。 entity askt is port(clk :in std_logic。系統(tǒng)時(shí)鐘 start :in std_logic。開始調(diào)制信號 x :in std_logic?；鶐盘? y :out std_logic)。調(diào)制信號 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 26 頁，共 54 頁 end askt。 architecture behav of askt is signal q:integer range 0 to 3。分頻計(jì)數(shù)器 signal f:std_logic。載波信號 begin process(clk) begin if clk39。event and clk=’1’ then if start=39。039。 then q=0。 elsif q=1 then f=39。139。q=q+1。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。039。q=0。 else f=39。039。q=q+1。 end if。 end if。 end process。 y=x and f。 end behav。 2ASK 解調(diào)的實(shí)現(xiàn) 1. 2ASK解調(diào)建模的思想 （ 1） 首先考慮輸入信號 根據(jù) 2ASK 信號相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、 2ASK 信號，但考慮到本書采用的目標(biāo)器件為 CPLD/FPGA 器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。 （ 2） 解調(diào)器的建模設(shè)計(jì) 解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。分頻器的功能是對時(shí)鐘信號進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時(shí)鐘的上升沿到來時(shí)把數(shù)字 2ASK 信號存入寄存器 XX 中；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號作為 第 27 頁，共 54 頁 計(jì)數(shù)器的時(shí)鐘信號，在上升 沿到來時(shí)，對寄存器中的 2ASK 信號進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值m3 時(shí)，輸出為“ 1”，否者輸出為“ 0”；判決器的功能是：以數(shù)字載波為判決時(shí)鐘，對計(jì)數(shù)器的輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。 2ASK 解調(diào)的框圖如圖 43 所示，采用外部時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時(shí)鐘信號與發(fā)端時(shí)鐘同步且 2ASK 為數(shù)字信號。 FPGA 圖 43 2ASK解調(diào)方框圖 注：① 當(dāng) q=11時(shí)，對計(jì)數(shù)器 m清零； ② 當(dāng) q=10時(shí)，根據(jù)計(jì)數(shù)器 m的數(shù)值，進(jìn)行判決。 2ASK解調(diào)電路如圖 44所示 圖 44(a) 2ASK解調(diào)電路 的 VHDL建模電路 寄存器 XX clk 分頻器 q start ASK 信號 判決 基帶信號 計(jì)數(shù)器 m 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 28 頁，共 54 頁 圖 44（ b） 2ASK 解調(diào)邏輯電路圖 2. 2ASK解調(diào)的程序 library ieee。 use 。 use 。 use 。 entity askj is port(clk :in std_logic。系統(tǒng)時(shí)鐘 start :in std_logic。同步信號 x :in std_logic。調(diào)制信號 y :out std_logic)。基帶信號 end askj。 architecture behav of askj is 第 29 頁，共 54 頁 signal q:integer range 0 to 11。分頻計(jì)數(shù)器 signal xx:std_logic。寄存 x信號 signal m:integer range 0 to 5。 begin process(clk) begin if clk39。event and clk=39。139。 then xx=xclk上升沿把 x信號賦給中間信號 xx if start=39。039。 then q=0。if語句完成 q的循環(huán)計(jì)數(shù) elsif q=11 then q=0。 else q=q+1。 end if。 end if。 end process。 process(xx,q) begin if q=11 then m=0。m計(jì)數(shù)器清零 elsif q=10 then if m=3 then y=39。039。if語句通 過對 m大小來判決 y else y=39。139。 end if。 elsif xx39。event and xx39。139。then m=m+1；計(jì) xx信號的脈沖個(gè)數(shù) end if。 end process。 end behav。 2ASK 調(diào)制與解調(diào)的波形 仿真與 分析 1. 2ASK信號調(diào)制的波形 仿真與分析 2ASK信號調(diào)制的波形圖 如圖 45所示 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 30 頁，共 54 頁 圖 45（ a） ASK調(diào)制 VHDL程序仿真圖 2ASK調(diào)制仿真局部放大圖如圖 45（ b） 所示 分析： 由圖可知，輸入時(shí)鐘 CLK 信號就作為載波輸入， START 信號為開關(guān)信號，當(dāng) START為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會(huì)發(fā)生調(diào)制，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK的調(diào)制， X為輸入的基帶信號，屬于低頻信號， Y為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。由圖還可以看出，當(dāng)輸入 X為 1101時(shí)，并且基帶碼長等于載波的 6 個(gè)周期， Y 輸出的頻帶信號在輸入 1 時(shí)為高電平，其頻率與 CLK時(shí)鐘一樣，包含了 6個(gè)周期，并且調(diào)制信號 Y滯后于輸入基帶信號 X的一個(gè) CLK時(shí)間，在 X輸入為 0 時(shí)，輸出 Y也為 0，這驗(yàn)證了 2ASK調(diào)制的原理。 2. 2ASK解調(diào)的波形 仿真與分析 2ASK解調(diào)的波形仿真圖 如圖 46所示 第 31 頁，共 54 頁 圖 46（ a） 2ASK 解調(diào)仿真圖 圖 46（ b） 2ASK解調(diào)仿真局部放大圖 分析： 由圖 46（ a） 可以看出 CLK時(shí)鐘信號仍然是 輸入， START信號為開關(guān)信號，當(dāng)START 為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會(huì)發(fā)生解調(diào)，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK的解調(diào)， X為高頻信號， Y輸出為基帶信號，當(dāng) X輸入為高電平的時(shí)候， Y 的輸出才有信號，否則為 0 可以看出當(dāng) X 輸入高電平對應(yīng)著 Y 輸出基帶信號的 1011001。由圖 46（ b） 解調(diào)的放大圖可以看出，輸出的基帶信號 Y滯后輸入的調(diào)制信號 10個(gè)時(shí)鐘周期，在 q=11時(shí)， m清零，在 q=10時(shí)，根據(jù) m的大小，進(jìn)行對輸出基帶信號 Y的電平的判決。在 q為其他時(shí)， m 計(jì) xx的脈沖數(shù)。 基于 VHDL 語言實(shí)現(xiàn) 2FSK 調(diào)制與解調(diào) 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 32 頁，共 54 頁 2FSK 調(diào)制的實(shí)現(xiàn) 1. FSK的建模思想 FSK調(diào)制的方框圖如圖 47所示 FPGA 圖 47 FSK調(diào)制方框圖 FSK 調(diào)制的核心部分包括分頻器，二選一選通開關(guān)等。圖 47 中兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號；二選一開關(guān)的作 用是：以基帶信號作為控制信號，當(dāng)基帶信號為“ 0”，選通載波為 f1；當(dāng)基帶信號為“ 1”時(shí)，選通載波為 f2。從選通開關(guān)輸出的信號就是數(shù)字 FSK信號。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。 FSK調(diào)制的電路圖如圖 4