【正文】 從選通開關輸出的信號就是數(shù)字 FSK信號。由圖 46（ b） 解調(diào)的放大圖可以看出，輸出的基帶信號 Y滯后輸入的調(diào)制信號 10個時鐘周期，在 q=11時， m清零，在 q=10時，根據(jù) m的大小，進行對輸出基帶信號 Y的電平的判決。 end behav。event and xx39。if語句通 過對 m大小來判決 y else y=39。 end process。if語句完成 q的循環(huán)計數(shù) elsif q=11 then q=0。139。分頻計數(shù)器 signal xx:std_logic。同步信號 x :in std_logic。 use 。 2ASK 解調(diào)的框圖如圖 43 所示，采用外部時鐘輸入，控制分頻器，得到數(shù)字載波，并假設時鐘信號與發(fā)端時鐘同步且 2ASK 為數(shù)字信號。 2ASK 解調(diào)的實現(xiàn) 1. 2ASK解調(diào)建模的思想 （ 1） 首先考慮輸入信號 根據(jù) 2ASK 信號相干解調(diào)原理，解調(diào)器的輸入應該包括收端的本地載波、 2ASK 信號，但考慮到本書采用的目標器件為 CPLD/FPGA 器件，因而解調(diào)器也應采用數(shù)字載波。 end if。 else f=39。q=q+1。039。 architecture behav of askt is signal q:integer range 0 to 3。系統(tǒng)時鐘 start :in std_logic。 use 。 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 24 頁，共 54 頁 4 基于 VHDL 語言的數(shù)字頻帶系統(tǒng)的建模與設計 引言 用 VHDL 語言建模，編寫程序?qū)崿F(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)的邏輯圖設計，實現(xiàn)調(diào)制與解調(diào)的波形仿真。用戶也可以自定義程序包。為了能夠在其他設計實體中使用這些資源， VHDL 提供了程序包作為載體。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實體。數(shù)據(jù)流描述方式的優(yōu)點是易于進行邏輯綜合，綜合效率較高。其優(yōu)點是只需要描述輸入和輸出的行為，而不關注具體電路的實現(xiàn)。結(jié)構(gòu)體描述了設計實體的結(jié)構(gòu)、行為、元件、及內(nèi)部連接關系，也就是說定義了設計實體具體功能的實現(xiàn)，規(guī)定了設計實體的數(shù)據(jù)流程，制訂了實體內(nèi)部的元件連接關系。 而對于一個邏輯部件的設計，并不要所有的語法結(jié)構(gòu)才能完成，有些部件的 語法結(jié)構(gòu)是可以省略的，但是一個有意義的設計實體至少要包含庫（程序包）、實體和結(jié)構(gòu)體三部分： VHDL 程序具體框架： （ 1） 實體 實體 （ Entity）是設計中最基本的模塊，用于描述設計實體的外部接口性，即該設計實體對外的輸入輸出端口的數(shù)量和端口特性。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。當硬件電路的設計描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 VHDL 語言既支持標準定義的 數(shù)據(jù)類型 ，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法； 既支持 模塊化設計 方法，也支持層次化設計方法。有專家認為，在新的世紀中， VHDL與Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。自 IEEE公布了 VHDL的標準版本， IEEE1076（簡稱 87版）之后，各 EDA公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。快速適配功能保留了 最佳性能的設置，加快了編譯過程。 版 Quartus II 設計軟件把新的 Logic Lock 設計流程算法集成到未來的 Altera 器 件中，該算法充分利用了模塊級設計的優(yōu)勢。同時軟件的裝載，編譯，仿真速度比 大加快。初次打開 Quartus Ⅱ Quartus Ⅱ用戶界面和MAX+PLUS Ⅱ用戶界面間進行選擇，滿足不同類型用戶的選擇。該平臺支持一個工作 組環(huán)境下的設計要求，其中包括支持基于 Inter 的協(xié)作設計。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎 ,它是業(yè)界唯一提供 FPGA和固定功能Hard Copy 器件統(tǒng)一設計流程的設計工具。 QuartusⅡ軟件簡介 1. Quartus Ⅱ 軟件基礎 Quartus II design 是最高級和復雜的，用于 (SOPC)的設計環(huán)境。在 Quartus II 開發(fā)軟件中簡單的 運行單擊就可以直接進行設置，啟動器件的內(nèi)置循環(huán)冗余碼校驗器。這一特性在上電前和上電期間起到了保護器件的作用并使 I/O緩沖保持三態(tài)，讓 Cyclone 器件成為多電壓及需高可靠性和冗余性應用的理想選擇。 ⑥ 接口和協(xié)議。 ⑤ 時鐘管理電路。 ③ 嵌入式存儲器 。 ① 成本優(yōu)化的構(gòu)架?，F(xiàn)在通信、計算機外設、工業(yè)和汽車等低成本大批量應用市場都應用 Cyclone 系列 FPGA。利用其系統(tǒng)集成功能， Cyclone 系列FPGA 避免了 ASIC 昂貴的 NRE 負擔（ NRE 是 NonRecurring Engineering 的縮寫， NRE費用即一次性工程費用，是指集成電路生產(chǎn)成本中非經(jīng)常性發(fā)生的開支），降低了訂購量和產(chǎn)品推遲的帶來的風險。 （ 2） 系統(tǒng)級應用 系統(tǒng)級的應用是 FPGA 與傳統(tǒng)的計算機技術(shù)結(jié)合，實現(xiàn)一種 FPGA 版的計算機系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINUX 等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口（如圖象接口）了這對于快速構(gòu)成 FPGA 大型系統(tǒng)來講是很有幫助的。 （ 4） FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi) 部連線（ Interconnect）三個部分。但是他們也有很多的優(yōu)點 比如 可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 帶通 濾波器 相乘器 低通 濾波器 抽樣 判決器 延遲 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 14 頁，共 54 頁 3 FPGA 和 VHDL 以及 QuartusⅡ 簡介 FPGA 簡介 1 FPGA 是什么 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。 對于 2DPSK的調(diào)制，先對二進制基帶信號進行差分編碼，即把數(shù)字信號序列的絕對碼變?yōu)橄鄬Υa，然后再根據(jù)相對碼進行絕對調(diào)相，從而產(chǎn)生二進制差分相移鍵控信號，2DPSK調(diào)制的原理框圖如圖 311所示 0 開關 (t) S(t) 圖 311 用鍵控法實現(xiàn) 2DPSK調(diào)制原理框圖 2. DPSK解調(diào)的原理 2DPSK也有兩種解調(diào)方法：一種是相干解調(diào)（極性比較法）加碼變換法；還有一種是差分相干解調(diào)法（相位比較法）。 2DPSK 是利用前后相鄰碼元的載波相對相位變化數(shù)字信息，又叫相對相移鍵控。由于它利用未調(diào)載波相位的絕對值表示數(shù)字信息，所以稱為絕對相移。因此， 2CPSK信號的時域的表達式為 ( t ) =Acos( t + ) （ 213） 其中， 表示第 n 個信號的絕對相位： 0 發(fā)送“ 0”時 = （ 214） 1 發(fā)送“ 1”時 所以， 2CPSK表達式又可以寫成： Acos t 概率為 P ( t ) = （ 215） — Acos t 概率為 1— P 由于表示信號的兩種碼元的波形相同，極性相反，故 2CPSK信號一般可以表述為一個雙極性全占空比矩形脈沖與一個正弦載波相乘，即 ( t )= s (t) cos t （ 216） 其中 s(t) = g(t n ) 這里 g(t)是脈沖寬度為 的單個矩形脈沖，而 的統(tǒng)計特性為 BPF BPF 包絡檢波器 包絡檢波器 抽樣判決器 數(shù)字頻帶系統(tǒng)的 建模與 設計 第 10 頁，共 54 頁 概率為 P = （ 217） 1 概率為 1— P 即發(fā)送二進制符號“ 0”時（ 取 +1）， ( t )取 0 相位；發(fā)送二進制符號“ 1”時（ 取 1）， ( t )取 相位。其解調(diào)的原理是將 2FSK信號分為上下兩路 2ASK 信號分別進行解調(diào)，然后進行判決。一種是才用模擬調(diào)制電路來實現(xiàn)，這里不再闡述。在 2FSK中，載波的頻率隨二進制基帶信號在 f1和 f2兩個頻率點間變化。 2ASK 的調(diào)制與解調(diào) 1. ASK調(diào)制的原理 鍵控是利用載波的幅度變化來傳遞數(shù)字信息，其頻 率和初始相位保持不變，在 2ASK 第 5 頁，共 54 頁 中，載波幅度只有兩種變化狀態(tài)，分別對應二進制信息“ 0”和“ 1”。因此相干解調(diào)需要接收機和載波同步；而非相干解調(diào)不使用乘法器，不需要接收機和載波同步 （ 2） 非相干解調(diào) 在通信系統(tǒng)中，接收端想要從被調(diào)制的高頻信號中恢復出原來的數(shù)字基帶 信號，就需要對接收信號進行解調(diào)。 數(shù)字調(diào)制與解調(diào)的常用方法 由于數(shù)字調(diào)制具有離散值的特點，數(shù)字調(diào)制的方法有兩種： （ 1） 利用模擬調(diào)制的方法來實現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看成模擬調(diào)制的一種特列，把數(shù)字信號當成模擬信號的一種特殊情況來處理。這個數(shù)模轉(zhuǎn)換器就是我們這里要討論的 Modem。調(diào)制過程用于通信系統(tǒng)的發(fā)端。 在 時域 中 調(diào)制就是用基帶信號去控制載波信號的某個或幾個參量的變化，將信息荷載在其上形成已調(diào)信號傳輸，而解調(diào)是調(diào)制的反過程，通過具體的方法從已調(diào)信號的參量變化中將恢復原始的基帶信號。 目前通信傳輸早已不是單一的語音傳輸，而是包括了圖像、文字、視頻等復雜業(yè)務的傳輸，所以對通信系統(tǒng)的性能的要求越來越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)幕A，無論在多么復雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠都會存在，掌握數(shù)字頻帶系統(tǒng)的原理以及設計，對于復雜的通信系統(tǒng)設計具有基礎性的作用， 學好它也有利于認識和理解以后日新月異的通信產(chǎn)品，對以后再通信領域的發(fā)展有重要的意義。這種將設計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設計 的基本點。 VHDL主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。 simulation。 2DPSK carrier wave signal varies with relative phaseshifting. Digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channel’s features are matched, and signal is transferred in channel. Demodulation refers to that the recipient makes modulated signal relocate from carrier wave signal of high frequency and return to baseband signal. We aim at realizing the modulation and demodulation of 2ASK、 2FSK、 2PSK and DPSK in VHDL language. VHDL(VeryH