【正文】 個(gè) 性?xún)r(jià)比，所需的時(shí)間，軟 /硬體設(shè)計(jì)，和價(jià)格都很好。從 80 年代初，奧爾堡大學(xué)提供了傳統(tǒng)的 DSP 設(shè)計(jì)碩士課程，即在 DSP處理器上執(zhí)行 GP算法設(shè)計(jì)和實(shí)時(shí)性的應(yīng)用研究， 然而，近年來(lái)，申請(qǐng)數(shù)目其中需要支持高集成度已大幅增加。特別是，便攜系統(tǒng)，例如移動(dòng)通信系統(tǒng)和助聽(tīng)器（在丹麥代表工業(yè)化為的數(shù)字）是應(yīng)用而極速發(fā)展的表現(xiàn)，高速，體形小，功耗低，消費(fèi)市場(chǎng)大是 ， GP的可編程 DSP在許多情況下，要么缺乏能力，以滿(mǎn)足規(guī)格，或根本是矯枉過(guò)正。 因此，為了改變我們的 DSP 掌握候選人的個(gè)人資料對(duì)這些新的挑戰(zhàn)，我們1993年開(kāi)始尋找其他的可能性，例如， IC技術(shù)和 ASIC設(shè)計(jì)工具，我們發(fā)現(xiàn)一個(gè)非常有前途的教育方法是提供學(xué)生一個(gè)在深入了解理論的同時(shí)，滿(mǎn)足方法和工具的需要，以便設(shè)計(jì)和實(shí)施的應(yīng)用具體的數(shù)字信號(hào)處理器，固定或可編程。基本上，這些處理器是被剝奪和定制版本的 GP 的 DSP 的。因此，基本特征是： 量身定作指令集和； 以給定的應(yīng)用（即，一套算法）建拓?fù)浣Y(jié)構(gòu)構(gòu)成的執(zhí)行的單位調(diào)整。這一必不可少的科目包括在碩士學(xué)位課程種，因此，先進(jìn)的 DSP 的理論，概念，實(shí)時(shí)性架構(gòu)和理論的 優(yōu)化算法和建筑的互動(dòng)。 經(jīng)過(guò)五年的不斷改進(jìn)，我們的碩士課程，現(xiàn)在已近非常成功了。每年與 1520的新人以分享我們的經(jīng)驗(yàn)，我們?cè)谶@方面的文件將討論：整體組織的面向項(xiàng)目的教育策略，在奧爾堡大學(xué)：研究工作的主要目的和內(nèi)容，我們的碩士課程；一個(gè)典型的學(xué)生項(xiàng)目的軌跡；一般的經(jīng)驗(yàn)。 2．該項(xiàng)目導(dǎo)向戰(zhàn)略 成立于 1974 年，奧爾堡大學(xué)，現(xiàn)在已擁有一個(gè)項(xiàng)目，組織研究策略，幾乎二十五年，該課程是在工程項(xiàng)目的組織從創(chuàng)建之日起新生的到來(lái)，直到他們畢業(yè)，第一年（即，兩個(gè)學(xué)期）學(xué)習(xí)如何做科學(xué)工作的項(xiàng)目組（通常是 4月 6日的學(xué)生，除作 為碩士項(xiàng)目，通常二學(xué)生）。在未來(lái)一年的一個(gè)半月中，本科課程的工作，主要是面向設(shè)計(jì)的。在此相反，過(guò)去兩年半來(lái)，在研究生課程的工作是面向問(wèn)題的。加入五年后，獲得碩士學(xué)位。 在面向項(xiàng)目的設(shè)計(jì)工作中，學(xué)生的掌握了處理問(wèn)題的訣竅是可以解決的理論和知識(shí)，他們演講已獲得理論知識(shí)。在另一方面，在這個(gè)問(wèn)題為導(dǎo)向的項(xiàng)目工作中，學(xué)生考慮解決的科學(xué)問(wèn)題。項(xiàng)目工作有一個(gè)知道為什么態(tài)度和支持有關(guān)的講座。每一個(gè)項(xiàng)目時(shí)間都是一個(gè)學(xué)期，其中一半的時(shí)間是用于該項(xiàng)目的工作， 25 ％是用對(duì)有關(guān)的課程項(xiàng)目和 25 ％是用于課程相關(guān)的課程。 3．碩士學(xué)位課程 進(jìn)入研究生水平（第六學(xué)期正在進(jìn)入） ，誰(shuí)的學(xué)生要取得“ DSP算法和 ASIC架構(gòu)”碩士學(xué)位， ，我們鼓勵(lì)選擇“信號(hào)處理”的方向（幾個(gè)可供選擇） 。在3 個(gè)學(xué)期，學(xué)生將以“確定性信號(hào)處理”，“隨機(jī)信號(hào)處理” ，和“自適應(yīng)信號(hào)處理” 進(jìn)行分別。 現(xiàn)在，碩士學(xué)位課程（最后兩學(xué)期） 主要目的是提供學(xué)生分析技能，設(shè)計(jì)和實(shí)施的實(shí)時(shí) DSP 系統(tǒng)的特點(diǎn)是高算法和建筑的復(fù)雜性。主方案的重點(diǎn)是理論，方法和工具所需的設(shè)計(jì)，執(zhí)行和優(yōu)化現(xiàn)代 DSP系統(tǒng)，包括下列項(xiàng)目： _設(shè)計(jì)或分析復(fù)雜的 DSP功能，使用高層次的語(yǔ)言，例如 ， C ， C + +中，或 MATLAB的。該種功能的調(diào)查，通常屬于下列類(lèi)別： 從一觀察到的信號(hào)提取信息 消除 /減少不必要的信號(hào)元件 快捷及可靠的信號(hào)傳輸 /檢測(cè) 分析，修改和基準(zhǔn) DSP 算法在以便他們成為一個(gè)最佳的固定或可編程的目標(biāo)架構(gòu)。因此，課程包括： 定義，各種功能 算法圖代表 圖形分割方法 內(nèi)在并行的分析 單道和多處理器調(diào)度 算法轉(zhuǎn)變 數(shù)值分析，定點(diǎn)及浮點(diǎn) 分析，設(shè)計(jì)和實(shí)施專(zhuān)門(mén)的原型架構(gòu)的實(shí)時(shí)執(zhí)行該算法。 因此，課程包括： 各種算法和執(zhí)行單位（ EXU） 數(shù)據(jù)和控制路徑拓?fù)? 指令集和譯碼原則 配置多處理機(jī)系統(tǒng) 在多處理器系統(tǒng)的溝通 異質(zhì)性和可重構(gòu) DSP系統(tǒng) 軟 /硬體協(xié)同設(shè)計(jì)和驗(yàn)證 用 VHDL編程，仿真和合成 FPGA的技術(shù)和設(shè)計(jì)工具 4．一個(gè)典型的項(xiàng)目軌跡 設(shè)計(jì)一個(gè)專(zhuān)門(mén)的實(shí)時(shí) DSP 系統(tǒng)是由應(yīng)用水平發(fā)起的，即，首先學(xué)生要了解和描述的問(wèn)題。這第一步是微不足道的（學(xué)生前以多次做了這項(xiàng)工作，），但它提供了有價(jià)值的信息，為下一步的任務(wù)所在班級(jí)的算法通常雇用特定的應(yīng)用有關(guān)系加以確認(rèn)和分析。詳細(xì)分析了該算法是必要的，以便選擇，例如適當(dāng)?shù)臄?shù)據(jù)字長(zhǎng)（信號(hào)雜訊比和數(shù)值穩(wěn)定性） 。旁邊的 ，計(jì)算的特點(diǎn)，該算法已被發(fā)現(xiàn)。特別是，學(xué)生必須分析：類(lèi)型的操作中發(fā)現(xiàn)的算法；體計(jì)算復(fù)雜性；類(lèi)型的數(shù)據(jù)結(jié)構(gòu)，所用的算法；各記憶體存取模式；變量的生活倍。接下來(lái)，一個(gè)適當(dāng)?shù)霓D(zhuǎn)讓和分配： EXUS；數(shù)據(jù)處理發(fā)電機(jī)（達(dá)格）；記憶體類(lèi)型，大小和組織；通信硬件； I / O，輸出設(shè)施。 一旦整體建筑結(jié)構(gòu)已決定，細(xì)化的過(guò)程是發(fā)起了那里的學(xué)生在詳細(xì)設(shè)計(jì)數(shù)據(jù)路徑。在有些項(xiàng)目中，數(shù)據(jù)路徑設(shè)計(jì)使用的唯一標(biāo)準(zhǔn) EXUS 和 ALUS （乘以累積），總線，但在其他方面也把更多的算法的具體單位，例如，電子學(xué)， CORDIC設(shè)計(jì)， ABS，和 /或位操作單位。最后，控制器的設(shè)計(jì)。它可能會(huì)實(shí)施一個(gè)簡(jiǎn)單的密克羅尼西亞，或者作為一個(gè)先進(jìn)的音序器的支持，例如，數(shù)據(jù)依賴(lài)分支，嵌套循環(huán)，中斷和子程序建構(gòu)。到目前為止，只有類(lèi)型的行動(dòng)，以執(zhí)行在結(jié)構(gòu)已眾所周知的。下一步，在設(shè)計(jì)的軌跡，因此，轉(zhuǎn)換到這些行動(dòng)的實(shí)際指令集的情況了一款可編程架構(gòu)，是必需的。我們的經(jīng)驗(yàn)表明，該指令集的設(shè)計(jì)程序，在大多數(shù)學(xué)生的項(xiàng)目是非常耗費(fèi)時(shí)間。這基本上是由于事實(shí)，即許多設(shè)計(jì)迭代通常是之前需要一個(gè)合理的匹配之間的初始類(lèi)算法和盡可能小的和最有效的指令集是發(fā)現(xiàn)。 在為了應(yīng)付這些系統(tǒng)和下列步驟，在設(shè) 計(jì)的軌跡（即，實(shí)際執(zhí)行），一套商業(yè)設(shè)計(jì)工具是必須的。為建筑設(shè)計(jì)，模擬，合成與原型，我們選擇了用 VHDL和 Altera的 Flex系列的 FPGA 。一個(gè)小而有效率的評(píng)估電路板的基礎(chǔ)上， FLEX的 10k50 Altera的 FPGA的連接到一個(gè) UART的為 PC的接口和雙 SRAM的提供數(shù)據(jù)和 programmemory ，可為每個(gè)項(xiàng)目組。 5．一般經(jīng)驗(yàn) 除了一些小的調(diào)整和更新，碩士課程現(xiàn)正運(yùn)行到其第六年。雖然該方案是相當(dāng)密集，我們發(fā)現(xiàn)它其實(shí)是有可能在一項(xiàng)為期兩學(xué)期課程，讓學(xué)生設(shè)計(jì)業(yè)務(wù)FPGA原型系統(tǒng)的復(fù)雜的 DSP應(yīng)用。該 prerequisitions是一個(gè)詳細(xì)的知識(shí) DSP的理論和一般數(shù)字電路設(shè)計(jì)。我們深信，我們的成功是由于該項(xiàng)目為導(dǎo)向的教育策略。工作在一小群體中的學(xué)生具有很強(qiáng)的動(dòng)機(jī)和準(zhǔn)備花一些額外的時(shí)間，每天都在為了實(shí)現(xiàn)其項(xiàng)目目標(biāo)而努力。最有力的表現(xiàn)是各種不同的碩士論文已先后進(jìn)行了例證，可不幸的是，寫(xiě)在丹麥，也就是說(shuō)，未來(lái)的目標(biāo)是讓我們的學(xué)生有更多的國(guó)際味道。