微機(jī)接口存儲(chǔ)器(1)-資料下載頁(yè)
2025-01-06 03:53本頁(yè)面
【正文】 000 00 11 1111 1111 03FFH 第二組： A15～ A10 A9～ A0 地址最低 0000 01 00 0000 0000 0400H 地址最高 0000 01 11 1111 1111 07FFH 這種選片控制的譯碼方式稱為全譯碼，其譯碼電路比較復(fù)雜，但是每一組的地址是確定的和唯一的。 在系統(tǒng)的 RAM 為 2K 的情況下，為了區(qū)分不同的兩組，可以不用全譯碼方式，而用 A10 ～ A15。中的任一位來(lái)控制選片端，例如用 A10 來(lái)控制。 ?每一組存儲(chǔ)器中的一片接數(shù)據(jù)總線的 D0 ～ D3，另一片接 D4 ～ D7，而組與組之間則采用并聯(lián)連接的方法。 ?因?yàn)? CPU 的地址和數(shù)據(jù)總線既與存儲(chǔ)器連接也與其他各種外設(shè)相連，所以，只有在 CPU 發(fā)出的 M／ IO* 信號(hào)為高電平時(shí)（對(duì) 8088 而言，該控制線變?yōu)? IO／ M*。這時(shí)，就需要 IO／ M* 為低電平），才是與存儲(chǔ)器交換信息。所以要由 M／ IO*（或 M*／ IO）與地址信號(hào)一起組成選片信號(hào)，控制存儲(chǔ)器的工作。 ?通常存儲(chǔ)器只有一個(gè)讀／寫(xiě)控制端 WE*，當(dāng)為低電平時(shí)，存儲(chǔ)器寫(xiě)操作；當(dāng)為高電平時(shí)，則讀操作。所以可用 CPU 的 WE* 信號(hào)作為存儲(chǔ)器的 WE* 控制信號(hào) 。 當(dāng)系統(tǒng) RAM 的容量大于 2K，如 4K（或更多）時(shí)，如果還用 Intel 2114 組成，則必須分成 4 組（或更多）。此時(shí)，顯然就不能只用 A10 ～ A15 中的一條地址線作為組控制線，而必須經(jīng)過(guò)譯碼才能完成?？梢圆捎萌g碼方式，也可采用部分譯碼方式，如圖 所示。 其中， A0 ～ A9 作為 片內(nèi)尋址 ，用 AA11 經(jīng)過(guò)譯碼 作為 組選擇 ，則其 地址分布 為： 第一組： 0000 ～ 03FFH； 第二組： 0400 ～ 07FFH； 第三組： 0800 ～ 0BFFH； 第四組： 0C00 ～ 0FFFH； 但是，實(shí)際上不論 A15 ～ A12 為何值，仍然可以選中這幾組。所以每一組仍然有 16K 的地址重疊區(qū)（每一組占有 16K 地址，地址線的最高 4 位，即 A12 ～ A15，由 0 變到 F 都是重疊的范圍）。 這種用高位地址中的幾位經(jīng)過(guò)譯碼作為選片控制，稱為部分譯碼方式。 顯然，也可以用 A10 ～ A15 中的任兩條線組成譯碼器，作為組控制。例如用 A1 A15，來(lái)代替 A10 和 A11，則地址分布就變?yōu)椋? 第一組： 0000 ～ 03FFH； 第二組： 4000 ～ 43FFH； 第三組： 8000 ～ 83FFH； 第四組： C000 ～ C3FFH； 實(shí)際上這時(shí)相當(dāng)于把 64K 內(nèi)存地址分成 4 塊，前 16K 都選中第 1 組 …… 最后 16K 選中第 4 組?？傊?CPU 的 16 條地址線可尋址 64K，所以，只要存儲(chǔ)器芯片的容量小于 64K 字節(jié)，就仍然要由多個(gè)存儲(chǔ)器芯片組成 64K 字節(jié)的存儲(chǔ)體。在組成存儲(chǔ)體時(shí)，可根據(jù)所選用芯片的字?jǐn)?shù)進(jìn)行分組。 其中，有一部分地址線（通常是用低位）連到所有片，實(shí)現(xiàn)片內(nèi)尋址；對(duì)于其余的地址線，或單獨(dú)選用（線選），或組成譯碼器（部分譯碼或全譯碼），用其輸出來(lái)控制存儲(chǔ)器芯片的選片端（當(dāng)然實(shí)際的選片信號(hào)還要考慮 CPU 的控制信號(hào)，例如 8086 的 M／ IO*等），以實(shí)現(xiàn)組的尋址。在連接時(shí)要注意他們的地址分布的重疊區(qū)。 通常，在微型機(jī)系統(tǒng)的內(nèi)存儲(chǔ)器中，總會(huì)有相當(dāng)容量的 ROM。他們的地址必須與 RAM 一起考慮，分別給他們一定的地址分配（范圍）。圖 7－ 15 是一個(gè) 8080 CPU 和由 8708（ 1024 8 位的存儲(chǔ)器芯片）組成的 4KB ROM；由 Intel 2114 組成 1KB RAM 的方框圖。 ? 問(wèn)題： ? 下圖為一 RAM芯片與地址譯碼器的連接線路 ， 此時(shí)該 RAM芯片的地址范圍為多少 ？ 其存儲(chǔ)容量為多少 ？ A /Y0 B /Y1 C /Y2 /Y3 /Y4 /G2B /Y5 /G2A /Y6 G1 /Y7 RAM /CS A14 A15 A16 A17 A18 A19 ? 答案： [98000H~] 4. 存儲(chǔ)芯片的讀寫(xiě)控制 ? 芯片 OE*與系統(tǒng)的讀命令線相連 ? 當(dāng)芯片被選中 、 且讀命令有效時(shí) ，存儲(chǔ)芯片將開(kāi)放并驅(qū)動(dòng)數(shù)據(jù)到總線 ? 芯片 WE*與系統(tǒng)的寫(xiě)命令線相連 ? 當(dāng)芯片被選中 、 且寫(xiě)命令有效時(shí) ，允許總線數(shù)據(jù)寫(xiě)入存儲(chǔ)芯片 存儲(chǔ)芯片與 CPU的配合 ? 存儲(chǔ)芯片與 CPU總線的連接 ， 還有兩個(gè)很重要的問(wèn)題： ? CPU的總線負(fù)載能力 ? CPU能否帶動(dòng)總線上包括存儲(chǔ)器在內(nèi)的連接器件 ? 存儲(chǔ)芯片與 CPU總線時(shí)序的配合 ? CPU能否與存儲(chǔ)器的存取速度相配合 1. 總線驅(qū)動(dòng) ? CPU的總線驅(qū)動(dòng)能力有限 ? 單向傳送的地址和控制總線 ， 可采用三態(tài)鎖存器和三態(tài)單向驅(qū)動(dòng)器等來(lái)加以鎖存和驅(qū)動(dòng) ? 雙向傳送的數(shù)據(jù)總線 ， 可以采用三態(tài)雙向驅(qū)動(dòng)器來(lái)加以驅(qū)動(dòng) 2. 時(shí)序配合 ? 分析存儲(chǔ)器的存取速度是否滿足CPU總線時(shí)序的要求 ? 如果不能滿足： ? 考慮更換芯片 ? 總線周期中插入等待狀態(tài) TW 切記：時(shí)序配合是連接中的難點(diǎn) 教學(xué)要求 1. 了解各類(lèi)半導(dǎo)體存儲(chǔ)器的應(yīng)用特點(diǎn)； 2. 熟悉半導(dǎo)體存儲(chǔ)器芯片的結(jié)構(gòu)； 3. 掌握典型芯片的引腳功能； 4. 理解 SRAM讀寫(xiě)原理 、 DRAM讀寫(xiě)和刷新原理 、 EPROM和 EEPROM工作方式 第 9章教學(xué)要求 （續(xù)） 5. 掌握存儲(chǔ)芯片與 CPU連接的方法 ，特別是片選端的處理； 6. 了解存儲(chǔ)芯片與 CPU連接的總線驅(qū)動(dòng)和時(shí)序配合問(wèn)題 。 習(xí)題 實(shí)驗(yàn) SRAM實(shí)驗(yàn) ? 參考實(shí)驗(yàn)指導(dǎo)書(shū) 提
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