【正文】 直接訪問(wèn)內(nèi)存，并將被訪問(wèn)內(nèi)存的相對(duì)應(yīng)塊寫(xiě)入Cache。77一 、全相聯(lián)的映射方式特點(diǎn)：l 優(yōu)點(diǎn)：沖突概率小， Cache的利用高。l 缺點(diǎn)：比較器難實(shí)現(xiàn)，需要一個(gè)訪問(wèn)速度很快代價(jià)高的相聯(lián)存儲(chǔ)器應(yīng)用場(chǎng)合：l 適用于小容量的 Cache78二、直接映射方式映射方法（一對(duì)多）如：l i= j mod ml 主存第 j塊內(nèi)容拷貝到 Cache的 i行l(wèi) 一般 I和 m都是 2N級(jí) [例 ]cache容量 16字，主存容量 256字，則地址 2， 18， 34…..242 等都存放在 cache的地址2內(nèi)，如果第一次 2在 cache中，下次訪問(wèn) 34內(nèi)容，則不管 cache其他位置的內(nèi)容訪問(wèn)情況，都會(huì)引起 2塊內(nèi)容的替換 79二、 直接映射 方式基本原理l 利用行號(hào)選擇相應(yīng)行；l 把行標(biāo)記與CPU訪問(wèn)地址進(jìn)行比較，相同表示命中，訪問(wèn) Cache；l 如果沒(méi)有命中，訪問(wèn)內(nèi) 存，并將相應(yīng)塊寫(xiě)入 Cache80二、直接映射方式特點(diǎn)l 優(yōu)點(diǎn)：比較電路少 m倍線路，所以硬件實(shí)現(xiàn)簡(jiǎn)單， Cache地址為主存地址的低幾位，不需變換。l 缺點(diǎn)：沖突概率高（抖動(dòng)）應(yīng)用場(chǎng)合l 適合大容量 Cache81三、組相聯(lián)映射方式l 前兩者的組合l Cache分組，組間采用直接映射方式，組內(nèi)采用全相聯(lián)的映射方式l Cache分組 U， 組內(nèi)容量 Vl 映射方法（一對(duì)多）l q= j mod ul 主存第 j塊內(nèi)容拷貝到 Cache的 q組 中的某行l(wèi) 地址變換l 設(shè)主存地址 x， 看是不是在 cache中，先 y= x mod u，則在 y組中一次查找82組相聯(lián)映射方式l 分析：比全相聯(lián)容易實(shí)現(xiàn)，沖突低l v=1， 則為直接相聯(lián)映射方式l u=1， 則為全相聯(lián)映射方式l v的取值一般比較小， 一般是 2的冪，稱之為 v路組相 聯(lián) cache.8384l LFU（ 最不經(jīng)常使用 ）：被訪問(wèn)的行計(jì)數(shù)器增加 1，換值小的行，不能反映近期 cache的訪問(wèn)情況，l LRU（ 近期最少使用） ：被訪問(wèn)的行計(jì)數(shù)器置 0，其他的計(jì)數(shù)器增加 1，換值大的行，符合 cache的工作原理l 隨機(jī)替換： 隨機(jī)替換策略實(shí)際上是不要什么算法，從特定的行位置中隨機(jī)地選取一行換出即可。這種策略在硬件上容易實(shí)現(xiàn)，且速度也比前兩種策略快。缺點(diǎn)是隨意換出的數(shù)據(jù)很可能馬上又要使用，從而降低命中率和 cache工作效率。但這個(gè)不足隨著cache容量增大而減小。隨機(jī)替換策略的功效只是稍遜于前兩種策略。85l 例子：設(shè) cache有 4共 4個(gè)塊， a、 b、 c、 d等為主存中的塊 ,訪問(wèn)順序一次如下： a、 b、 c、 d、 b、 b、 c、 c、 d、 d、a ,下次若要再訪問(wèn) e塊。問(wèn)，采用 LFU和 LRU算法替換結(jié)果是不是相同？ 86 LFU（ 最不經(jīng)常使用） LRU（ 近期最少使用） 說(shuō)明 1塊 2塊 3塊 4塊 說(shuō)明 1塊 2塊 3塊 4塊a a進(jìn)入 1 0 0 0 a進(jìn)入 0 1 1 1b b進(jìn)入 1 1 0 0 b進(jìn)入 1 0 2 2c c進(jìn)入 1 1 1 0 c進(jìn)入 2 1 0 3d d進(jìn)入 1 1 1 1 d進(jìn)入 3 2 1 0b 命中 1 2 1 1 命中 4 0 2 1b 命中 1 3 1 1 命中 5 0 3 2c 命中 1 3 2 1 命中 6 1 0 3c 命中 1 3 3 1 命中 7 2 0 4d 命中 1 3 3 2 命中 8 3 1 0d 命中 1 3 3 3 命中 9 4 2 0a 命中 2 3 3 3 命中 0 5 3 1e 替換 a 1 0 0 0 替換 b 1 0 4 287l 由于 cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它應(yīng)當(dāng)與主存內(nèi)容保持一致。而 CPU對(duì) cache的寫(xiě)入更改了 cache的內(nèi)容。如何與主存內(nèi)容保持一致，可選用如下三種寫(xiě)操作策略。216。 寫(xiě)回法：換出時(shí)，對(duì)行的修改位進(jìn)行判斷，決定是寫(xiě)回還是舍掉。216。 全寫(xiě)法：寫(xiě)命中時(shí)， Cache與內(nèi)存一起寫(xiě)216。 寫(xiě)一次法：與寫(xiě)回法一致，但是第一次Cache命中時(shí)采用全寫(xiě)法。88 Pentium PC的 Cache主要包括四個(gè)部分：l 取指 /譯碼單元：順序從 L2cache中取程序指令，將它們譯成一系列的微指令，并存入 L1指令 cache中。l 亂序執(zhí)行邏輯：依據(jù)數(shù)據(jù)相關(guān)性和資源可用性，調(diào)度微指令的執(zhí)行，因而微指令可按不同于所取機(jī)器指令流的順序被調(diào)度執(zhí)行。l 執(zhí)行單元：它執(zhí)行微指令，從 L1數(shù)據(jù) cache中取所需數(shù)據(jù)，并在寄存器組中暫存運(yùn)算結(jié)果。l 存儲(chǔ)器子系統(tǒng)：這部分包括 L2cache、 L3cache和系統(tǒng)總線。當(dāng)L L2cache未命中時(shí)，使用系統(tǒng)總線訪問(wèn)主存。系統(tǒng)總線還用于訪問(wèn) I/O資源。 ?不同于所有先前 Pentium模式和大多數(shù)處理器所采用的結(jié)構(gòu)，Pentium 4的指令 cache位于指令譯碼邏輯和執(zhí)行部件之間。其設(shè)計(jì)理念是： Pentium 4將機(jī)器指令譯成由微指令組成的簡(jiǎn)單 RISC類指令，而使用簡(jiǎn)單定長(zhǎng)的微指令可允許采用超標(biāo)量流水線和調(diào)度技術(shù)，從而增強(qiáng)機(jī)器的性能。89 Pentium PC的 Cachel 基本原理見(jiàn)下圖90 Pentium PC的 Cachel 2級(jí) cache結(jié)構(gòu)l L2內(nèi)容是主存的子集l L1內(nèi)容 是 L2的子集l L1分成 8K的指令 cache和 8K的 數(shù)據(jù) cachel 指令 cache是單端口 256位，只讀l 數(shù)據(jù) cache是雙端口（每個(gè) 32位），讀寫(xiě)，采用 2路組相聯(lián)結(jié)構(gòu) 128組 *2行 /組 *32字節(jié) /行 =8KB字節(jié)91 Pentium PC的 Cachel 存儲(chǔ)器讀寫(xiě)總線周期l 256為淬發(fā)式傳送l 64位傳送l 數(shù)據(jù)一致性的保持l L1采用寫(xiě)一次法l L2采用寫(xiě)回法返回 92本 章 小 結(jié)l 對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低。為了解決了這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即 cache、主存和外存。 CPU能直接方問(wèn)內(nèi)存 (cache、主存），但不能直接訪問(wèn)外存。存儲(chǔ)器的技術(shù)指標(biāo)有存儲(chǔ)容量、存取時(shí)間、存儲(chǔ)周期、存儲(chǔ)器帶寬。 ?l 廣泛使用的 SRAM和 DRAM都是半導(dǎo)體隨機(jī)讀寫(xiě)存儲(chǔ)器，前者速度比后者快，但集成度不如后者高。二者的優(yōu)點(diǎn)是體積小，可靠性高，價(jià)格低廉，缺點(diǎn)是斷電后不能保存信息。 ?93本 章 小 結(jié)l 只讀存儲(chǔ)器和閃速存儲(chǔ)器正好彌補(bǔ)了 SRAM和DRAM的缺點(diǎn)，即使斷電也仍然保存原先寫(xiě)入的數(shù)據(jù)。特別是閃速存儲(chǔ)器能提供高性能、低功耗、高可靠性以及移動(dòng)性，是一種全新的存儲(chǔ)器體系結(jié)構(gòu)。 ?l 雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)。前者采用空間并行技術(shù)，后者采用時(shí)間并行技術(shù)。這兩種類型的存儲(chǔ)器在科研和工程中大量使用。 ?94本 章 小 結(jié)l cache是一種高速緩沖存儲(chǔ)器，是為了解決CPU和主存之間速度不匹配而采用的一項(xiàng)重要的硬件技術(shù)，并且發(fā)展為多級(jí) cache體系，指令 cache與數(shù)據(jù) cache分設(shè)體系。要求cache的命中率接近于 1。主存與 cache的地址映射有全相聯(lián)、直接、組相聯(lián)三種方式。其中組相聯(lián)方式是前二者的折衷方案，適度地兼顧了二者的優(yōu)點(diǎn)又盡量避免其缺點(diǎn)，從靈活性、命中率、硬件投資來(lái)說(shuō)較為理想，因而得到了普遍采用。 返回95