基于hdl實現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計-資料下載頁
2025-10-10 14:31本頁面
【正文】 程 File→ New Project → mux2_1_ex1 設(shè)計輸入 a、 File→ New → Design Files → Verilog HDL File → OK b、輸入程序代碼 c、 File→ Save As→ 程序代碼 數(shù)據(jù)流描述方式 ? /*2選 1數(shù)據(jù)選擇器，方法一： 采用結(jié)構(gòu)描述法 */ ? module mux2_1_ex1(P0,P1,S,F)。 ? input P0,P1,S。 ? output F。 ? wire not_s,andtrl1,andtrl2。 ? not U1(not_s,s)。 ? and U2(andtrl1,P0,not_s), ? U3(andtrl2,P1,s)。 ? or U4(F,andtrl1,andtrl2)。 ? endmodule 程序代碼 數(shù)據(jù)流描述方式 ? /*2選 1數(shù)據(jù)選擇器，方法 二 ： 數(shù)據(jù)流描述方式 */ ? module mux2_1_ex2(P0,P1,S,F)。 ? input P0,P1,S。 ? output F。 ? assign F=~Samp。P0|Samp。P1。 ? endmodule 程序代碼 行為描述方式 ? /*2選 1數(shù)據(jù)選擇器，方法 三 ：采用 行為 描述 方式 */ ? module mux2_1_ex1(P0,P1,S,F)。 ? input P0,P1,S。 ? output F。 ? reg F。 ? always@(P0 or P1 or S) ? Begin ? if(S==1’b0) F=P0。 ? else F=P1。 ? end ? endmodule 工程編譯 Processing → Start Compilation 功能測試（波形仿真） 新建波形文件 → 添加輸入輸出端口 → 設(shè)置輸入信號波形 → 功能仿真 → 檢驗功能 ? 課堂任務(wù)： 利用三種方法設(shè)計一個 4選 1的選擇器
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