基于hdl實(shí)現(xiàn)的2選1數(shù)據(jù)選擇器設(shè)計(jì)(完整版)
【正文】 memory1[255:0]。 Verilog模塊中的輸入 /輸出信號類型默認(rèn)定義為 wire型，模塊中引用實(shí)例元件輸出信號以及用 “ assign”語句賦值的變量，一般都定義為 wire型。 ? 標(biāo)識符是區(qū)分大小寫的 常量 ? 整數(shù)型數(shù)據(jù) +/位寬 ’進(jìn)制符號 數(shù)字 位寬：表示整數(shù)以二進(jìn)制形式存在時(shí)的位數(shù)； 進(jìn)制符號： B或 b表示二進(jìn)制； o或 O表示八進(jìn)制； d或 D表示十進(jìn)制； h或 H表示十六進(jìn)制。 如： 8’b01010101 4’hE 5’D25 6’o70 注意： ? 書寫較長的數(shù)值使用下劃線，可以提高可讀性。 定義一根單信號連線為 wire型變量的格式： wire 信號名 1，信號 2， …… ； 定義 n位總線為 wire型變量的格式： wire [n1:0]信號名 1，信號 2， …… ； 如： wire f。//定義了 256個8位的存儲器，名字叫 memory1。如： a+b；也可以做為單目運(yùn)算符，即正值運(yùn)算符，用法如： + +b。 ? 求余運(yùn)算符也稱為模運(yùn)算符，要求 “ %”的兩側(cè)均為整數(shù) 邏輯運(yùn)算符 邏輯運(yùn)算符號 功能 amp。當(dāng)兩個操作數(shù)都為真時(shí)，運(yùn)算的結(jié)果才為真。 縮位與 ~amp。 ? or U4(F,andtrl1,andtrl2)。 ? input P0,P1,S。 ? reg F。 ? input P0,P1,S。 ? {信號 1的某幾位，信號 2的某幾位， … } 任務(wù)：用 Verilog實(shí)現(xiàn) 2選 1數(shù)據(jù)選擇器 新建工程 File→ New Project → mux2_1_ex1 設(shè)計(jì)輸入 a、 File→ New → Design Files → Verilog HDL File → OK b、輸入程序代碼 c、 File→ Save As→ 程序代碼 數(shù)據(jù)流描述方式 ? /*2選 1
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