大規(guī)模數(shù)字集成電路設(shè)計(jì)第三章構(gòu)造體的三種描述方式-資料下載頁(yè)
2025-09-20 10:16本頁(yè)面
【導(dǎo)讀】進(jìn)一步認(rèn)識(shí)構(gòu)造體在VHDL中的作用。深入理解三種描述各自的特點(diǎn)。個(gè)低層次的與特定工藝相關(guān)的邏輯電路的過(guò)程。寄存器傳輸或數(shù)據(jù)流。結(jié)構(gòu)化描述方式（可綜合）?；谙到y(tǒng)數(shù)學(xué)模型或系統(tǒng)工作原理。抽象程度高，不一定能進(jìn)行邏輯綜。在復(fù)雜的或新的電子系統(tǒng)設(shè)計(jì)中，一個(gè)五端口電路如圖3-2所示。的輸入輸出波形。CONSTANTsum_vector：BIT_VECTOR：=“0101”；IFcin=’1’THENn：=n+1；ENDIF；用積存器硬件一一對(duì)應(yīng)的直接描述，對(duì)于RTL描述加以不同綜合庫(kù)、構(gòu)造級(jí)描述硬件特征已經(jīng)確定，
【正文】 個(gè)半加器 （ half_adder）和一個(gè) “ 或 ” 門（ or_gate）組成 u1 半加器 half_adder u2 半加器 half_adder u3 或門 or_gate x y cin a b sum cout c 結(jié)構(gòu)級(jí) （ Structural） 描述方式 ARCHITETURE structure_view OF Full_adder IS COMPONENT half_adder PORT (a,b : IN BIT 。s ,c : OUT BIT)。 END COMPONENT。 COMPONENT or_gate PORT (in1,in2:IN BIT。out1:OUT BIT)。 END COMPONENT。 SIGNAL a,b,c:BIT。 BEGIN u1: half_adder PORT MAP (x,y,a,b)。 u2: half_adder PORT MAP (a,cin,sum,c)。 u3: or_gate PORT MAP (b,c,cout)。 END structure_view。 SIGNAL：內(nèi)部信號(hào)連線 元件（ ponent） 說(shuō)明 元件引用語(yǔ)句 結(jié)構(gòu)級(jí) （ Structural） 描述方式 ? 行為級(jí)描述一般難于綜合 ? 對(duì)于 RTL描述加以不同綜合庫(kù)、ASIC工藝庫(kù)或約束條件（延時(shí)、面積、功耗等條件），其綜合結(jié)果也會(huì)有所不同 ? 構(gòu)造級(jí)描述硬件特征已經(jīng)確定，綜合出的電路與描述中的連接關(guān)系完全相同 構(gòu)造體三種描述的對(duì)比 作 業(yè)
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