【導(dǎo)讀】基于EDA技術(shù)和硬件描述語(yǔ)言的自上而下的設(shè)計(jì)技術(shù)正在承擔(dān)起越來(lái)越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種，其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法，如周期測(cè)頻法。本論文采用自上向下的設(shè)計(jì)方法，基于VHDL硬件描述語(yǔ)言設(shè)計(jì)了一種數(shù)字頻率計(jì)，并在Max+plusⅡ平臺(tái)上進(jìn)行了仿真。目前，它在中國(guó)的應(yīng)用多數(shù)是用FPGA/CPLD/EPLD的設(shè)計(jì)中。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體分成外部和內(nèi)

　　

【正文】 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)》[M].北京：電子工業(yè)出版社， [6] 柳春鋒 主編.《電子設(shè)計(jì)自動(dòng)化（EDA）教程》[M]. 北京：北京理工大學(xué)出版社， [7] 邢建平，（第3版）[M].北京：清華大學(xué)出版社，2005[8] 唐穎，[M].浙江樹(shù)人大學(xué)學(xué)報(bào)，2002 2 [9] 王振紅，[M].[10] [M].中國(guó)水運(yùn)（理論版）.2006[11] [M].重慶科技學(xué)院學(xué)報(bào)（自然科學(xué)版）.2005[12] [M].重慶：重慶大學(xué)出版社， [13] 楊曉慧,許紅梅,[M].北京：國(guó)防工業(yè)出版社，[14] 鄒彥 等編著.《EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)》[M].北京：電子工業(yè)出版社， [15] 潘松 黃繼業(yè) 編著.《EDA技術(shù)與VHDL(第2版)》[M]. 北京：清華大學(xué)出版社， 6附錄由VHDL 語(yǔ)言實(shí)現(xiàn)的頂層模塊程序LIBRARY IEEE。USE 。ENTITY FREQ IS PORT(FSIN,CLK:IN STD_LOGIC； RESET: IN STD_LOGIC。 CH:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。 F:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END FREQ。ARCHITECTURE ART OF FREQ IS COMPONENT CLK10M PORT (CLK:IN STD_LOGIC。 CLK500:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT CLKGEN PORT(CLK:IN STD_LOGIC。 NEWCLK:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT CNT10 PORT( CLK,CLR,ENA:IN STD_LOGIC。 COUNT10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT REG40B PORT( LOAD :IN STD_LOGIC。 DIN: IN STD_LOGIC_VECTOR(39 DOWNTO 0)。 DOUT: OUT STD_LOGIC_VECTOR(39 DOWNTO 0))。 END COMPONENT。 COMPONENT TESTCTL PORT(CLK:IN STD_LOGIC。 TSTEN:OUT STD_LOGIC。 CLR_CNT:OUT STD_LOGIC。 LOAD: OUT STD_LOGIC)。 END COMPONENT。 COMPONENT BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 COMPONENT DYNAMIC PORT(CLK:IN STD_LOGIC。 RESET:IN STD_LOGIC。 DIN0,DIN1,DIN2,DIN3,DIN4,DIN5,DIN6,DIN7,DIN8,DIN9:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 SHIFT:OUT STD_LOGIC_VECTOR(9 DOWNTO 0)。BUS4:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 SIGNAL CLK500:STD_LOGIC。 SIGNAL TSTEN : STD_LOGIC。 SIGNAL CLR_CNT: STD_LOGIC。 SIGNAL NECLK:STD_LOGIC。 SIGNAL LOAD: STD_LOGIC。 SIGNAL CARRY1:STD_LOGIC。 SIGNAL CARRY2:STD_LOGIC。 SIGNAL CARRY3:STD_LOGIC。 SIGNAL CARRY4:STD_LOGIC。 SIGNAL CARRY5:STD_LOGIC。 SIGNAL CARRY6:STD_LOGIC。 SIGNAL CARRY7:STD_LOGIC。 SIGNAL CARRY8:STD_LOGIC。 SIGNAL CARRY9:STD_LOGIC。 SIGNAL CARRY10:STD_LOGIC。 SIGNAL DIN :STD_LOGIC_VECTOR(39 DOWNTO 0)。 SIGNAL DOUT:STD_LOGIC_VECTOR(39 DOWNTO 0)。 SIGNAL DT0: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT1: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT2: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT3: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT4: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT5: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT6: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT7: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT8: STD_LOGIC_VECTOR(6 DOWNTO 0)。 SIGNAL DT9: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN U50: CLK10M PORT MAP(CLK=CLK,CLK500=CLK500)。 U0: CLKGEN PORT MAP(CLK=CLK500,NEWCLK=NECLK)。 U00: TESTCTL PORT MAP(CLK=NECLK,TSTEN=TSTEN, CLR_CNT=CLR_CNT,LOAD=LOAD)。 U01: CNT10 PORT MAP(CLK=FSIN,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(3 DOWNTO 0),CARRY_OUT=CARRY1)。 U02: CNT10 PORT MAP(CLK=CARRY1,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(7 DOWNTO 4),CARRY_OUT=CARRY2)。 U03: CNT10 PORT MAP(CLK=CARRY2,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(11 DOWNTO 8),CARRY_OUT=CARRY3)。 U04: CNT10 PORT MAP(CLK=CARRY3,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(15 DOWNTO 12),CARRY_OUT=CARRY4)。 U05: CNT10 PORT MAP(CLK=CARRY4,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(19 DOWNTO 16),CARRY_OUT=CARRY5)。 U06: CNT10 PORT MAP(CLK=CARRY5,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(23 DOWNTO 20),CARRY_OUT=CARRY6)。 U07: CNT10 PORT MAP(CLK=CARRY6,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(27 DOWNTO 24),CARRY_OUT=CARRY7)。 U08: CNT10 PORT MAP(CLK=CARRY7,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(31 DOWNTO 28),CARRY_OUT=CARRY8)。 U09: CNT10 PORT MAP(CLK=CARRY8,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(35 DOWNTO 32),CARRY_OUT=CARRY9)。 U010: CNT10 PORT MAP(CLK=CARRY9,CLR=CLR_CNT,ENA=TSTEN, COUNT10=DIN(39 DOWNTO 36),CARRY_OUT=CARRY10)。 U11: REG40B PORT MAP(LOAD=LOAD,DIN=DIN,DOUT=DOUT)。 U20: BCD7 PORT MAP(BCD=DOUT(3 DOWNTO 0), LED=DT0)。 U21: BCD7 PORT MAP(BCD=DOUT(7 DOWNTO 4), LED=DT1)。 U22: BCD7 PORT MAP(BCD=DOUT(11 DOWNTO 8),LED=DT2)。 U23: BCD7 PORT MAP(BCD=DOUT(15 DOWNTO 12),LED=DT3)。 U24: BCD7 PORT MAP(BCD=DOUT(19 DOWNTO 16),LED=DT4)。 U25: BCD7 PORT MAP(BCD=DOUT(23 DOWNTO 20),LED=DT5)。 U26: BCD7 PORT MAP(BCD=DOUT(27 DOWNTO 24),LED=DT6)。 U27: BCD7 PORT MAP(BCD=DOUT(31 DOWNTO 28),LED=DT7)。 U28: BCD7 PORT MAP(BCD=DOUT(35 DOWNTO 32),LED=DT8)。 U29: BCD7 PORT MAP(BCD=DOUT(39 DOWNTO 36),LED=DT9)?！31:　DYNAMIC　PORT MAP(CLK=CLK500,RESET=RESET,DIN0=DT0,　　　DIN1=DT1,DIN2=DT2,DIN3=DT3,DIN4=DT4,DIN5=DT5,DIN6=DT6,　　　　　　　　　　　　　　　DIN7=DT7,DIN8=DT8,DIN9=DT9,SHIFT=CH,BUS4=F)?！　ND ART。 .35