基于fpga設(shè)計的功能仿真和時序仿真-資料下載頁
2025-06-03 08:13本頁面
【正文】 3 標(biāo)準(zhǔn)的支持，限于篇幅這里就不詳細介紹，詳情請參見有關(guān)文獻。 用ModelSim 進行時序仿真 時序仿真是FPGA 設(shè)計的重要步驟之一，它通常是在做完布局布線后進行，仿真中包含布局布線產(chǎn)生的延時信息。時序仿真的方法和步驟和功能仿真基本相同，但有兩點需要注意：一是一般布局布線后生成的網(wǎng)表并不包含timing 數(shù)據(jù)，會用一個SDF（Standard Delay Format）文件來存儲timing數(shù)據(jù)，它通常是由布局布線工具產(chǎn)生，在做時序仿真時要用到。上面啟動仿真器加載時不僅要加載布局布線后生成的源文件，還要加載SDF 文件。二是在用ModelSim SE 版本時，由于不包含特定廠商的庫文件，而在做時序仿真時恰恰與特定的器件相關(guān)，要用到這些庫，為了提高仿真速度，通常需要提前編譯這些庫，而且不同廠商編譯庫的方法不盡相同，本文以編譯Xilnx 公司的庫為例，介紹編譯庫的方法。 圖4 Xilinx Libraries Aide 對話框 這種方法是通過在Xilinx 腳本進行的，選擇菜單中的執(zhí)行宏或者在命令行中輸入source ，會彈出圖4 所示的對話框，在選擇所要編譯的語言后，Xilinx Software Version、編譯的庫、Xilinx 路徑和Modelsim 路徑后就可以進行庫的編譯了。其中較重要的是simprim（做時序仿真時用）和Xilinxcorelib（在進行Xilinx core 的電路仿真時用），這些庫還有對應(yīng)的Verilog 版本。在進行庫編譯之前，最好把ModelSim 文件的只讀屬性去掉，這樣可以把編譯后的庫信息加到該文件中，具體信息如下： simprim = C:/simprims_ver = C:/xilinxcorelib = C:/ xilinxcorelib_ver = C:/ 結(jié)束語 通過對FPGA 設(shè)計中功能仿真和時序仿真的詳細介紹，有助于熟練應(yīng)用ModelSim 進行一系列仿真，同時也拋磚引玉地引導(dǎo)讀者在實際中發(fā)現(xiàn)和應(yīng)用ModelSim 的調(diào)試程序、比較波形等其他功能。
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