基于fpga的高斯白噪聲發(fā)生器設(shè)計(jì)畢業(yè)設(shè)計(jì)畢業(yè)論-資料下載頁(yè)
2025-06-03 08:13本頁(yè)面
【正文】 振，通過(guò) EP2C8 內(nèi)部 PLL(Phase Locked Loop，鎖相環(huán) )3 倍頻到 150 MHz 作為系統(tǒng)全局時(shí)鐘；采用 ADI 公司的AD9731 進(jìn)行 D／ A 轉(zhuǎn)換 ，采樣速度 150 MSPS， 10位；對(duì) AD9731 輸出的電流信號(hào)進(jìn)行 7階 LC低通濾波，然后進(jìn)行放大，使得噪聲信號(hào)的滿幅輸出都達(dá)到峰峰值3V。圖 4 是頻率為 195 kHz 最大輸出幅度的四種函數(shù)波測(cè)試結(jié)果。 從圖 4可以看出，采用 DDS 模塊，得到了正弦波、三角波、鋸齒波和方波的波形。圖 5為該噪聲和函數(shù)波發(fā)生器產(chǎn)生的 5 MHz 噪聲的實(shí)驗(yàn)結(jié)果，圖 6是輸出帶寬為 5 MHz 的高斯白噪聲統(tǒng)計(jì)直方圖。 查看原圖（大圖） 從圖 5和圖 6 可以看出，基于 FPGA 的 m序列發(fā)生算法， FIR 濾波算法和 DDS算法，通過(guò)數(shù)／模轉(zhuǎn)換和低通放大后，本文設(shè)計(jì)的噪聲發(fā)生器產(chǎn)生的 5 MHz 噪聲的 3 dB，帶寬為 4． 8 MHz，帶內(nèi)平坦度為 177。1 ． 5 dB，輸出噪聲的統(tǒng)計(jì)特性服從高斯分布，滿足了設(shè)計(jì)需要。 查看原圖（大圖） 4 結(jié) 語(yǔ) 設(shè)計(jì)了一種基于 FPGA 高斯白噪聲發(fā)生器，分析了該種噪聲發(fā)生器所用的 m序列發(fā)生算法， FIR 數(shù)字濾波算法和 DDS 算法，可產(chǎn)生帶寬為 3～ 66 MHz，步進(jìn)3 MHz，幅度 8位可調(diào)的高斯白噪聲；采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)實(shí)現(xiàn)噪聲發(fā)生器的設(shè)計(jì)，在 Altera 公司的 QuartusⅡ 軟件環(huán)境下，實(shí)現(xiàn)了基于 FPGA 的 m序列產(chǎn)生模塊、 FIR 數(shù)字濾波器模塊、 DDS模塊和合成模塊，通過(guò)數(shù)／模轉(zhuǎn)換器和低通放大，得到了可用于雷達(dá)系統(tǒng)和通信信道測(cè)試的高斯白噪聲信號(hào)。實(shí)驗(yàn)結(jié)果驗(yàn)證了本文設(shè)計(jì)的有效性。
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