半導(dǎo)體制造技術(shù)第十七章-資料下載頁(yè)
2025-05-15 01:07本頁(yè)面
【正文】 顆粒沾污的注入損傷 Mask Mask Silicon Substrate Beam scan Ion implanter Particle creates a void in implanted area Figure 離子注入對(duì)顆粒污染非常敏感，硅片表面的顆粒會(huì)阻礙離子束的注入，大電流的注入會(huì)產(chǎn)生更多顆粒，必要時(shí)需采取糾正措施。 對(duì)比內(nèi) 容 熱擴(kuò)散 離子注入 動(dòng)力 高溫、雜質(zhì)的濃度梯度 平衡過(guò)程 動(dòng)能， 5500KeV 非平衡過(guò)程 雜質(zhì)濃度 受表面固溶度限制摻雜濃度過(guò)高、過(guò)低都無(wú)法實(shí)現(xiàn) 濃度不受限 結(jié)深 結(jié)深控制不精確 適合深結(jié)摻雜 結(jié)深控制精確 適合淺結(jié)摻雜 橫向擴(kuò)散 嚴(yán)重。橫向是縱向擴(kuò)散線度的 ，擴(kuò)散線寬 3μm以上 較小。特別在低溫退火時(shí)，線寬可小于 1μm 均勻性 電阻率波動(dòng)約 510% 電阻率波動(dòng)約 1% 溫度 高溫工藝，越 1000℃ 常溫注入，退火溫度約800℃ ，可低溫、快速退火 掩蔽膜 二氧化硅等耐高溫薄膜 光刻膠、二氧化硅或金屬薄 膜 工藝衛(wèi)生 易沾污 高真空、常溫注入，清潔 晶格損傷 小 損傷大，退火也無(wú)法完全消 除，注入過(guò)程芯片帶電 設(shè)備、費(fèi)用 設(shè)備簡(jiǎn)單、價(jià)廉 復(fù)雜、費(fèi)用高 應(yīng)用 深層摻雜的雙級(jí)性器件 或者是電路 淺結(jié)的超大規(guī)模電路 熱擴(kuò)散和離子注入的比較 不同的離子注入工藝 ? 深埋層 ? 倒摻雜阱 ? 穿通阻擋層 ? 閾值電壓調(diào)整 ? 輕摻雜漏極 (LDD) ? 源 /漏 注入 ? 多晶硅柵 ? 溝槽電容 ? 超淺結(jié) ? 絕緣體上硅 (SOI) 1 深埋層 Figure nwell pwell p? Epi layer p+ Silicon substrate p+ Buried layer 倒摻雜阱 2 倒摻雜阱 Retrograde Well nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p++ n++ Figure 3 穿通阻擋層 nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p+ p++ n+ n++ Figure 4. 閾值電壓調(diào)整 nwell pwell p+ Buried layer p+ Silicon substrate ntype dopant ptype dopant p+ p++ p n+ n++ n Figure 5. LDD + + + + + + + + + + + + + + + + + + + + + + + + nwell pwell p+ Buried layer p+ Silicon substrate p+ S/D implant n+ S/D implant Spacer oxide Drain Source Drain Source b) p+ and n+ Source/drain implants (performed in two separate operations) + + + + + + + + nwell pwell p+ Buried layer p+ Silicon substrate pchannel transistor p– LDD implant nchannel transistor n– LDD implant Drain Source Drain Source Poly gate a) p– and n– lightlydoped drain implants (performed in two separate operations) Figure 8. 溝槽電容 n+ p+ Tilted implant Trench for forming capacitor Figure 9. 超淺結(jié) Figure 180 nm 20 197。 gate oxide 54 nm 砷 arsenic implanted layer Poly gate 絕緣層上硅 SIMOX a) Common CMOS wafer construction nwell pwell Epi layer Silicon substrate b) CMOS wafer with SIMOX buried layer nwell pwell Implanted silicon dioxide Silicon substrate Silicon substrate Figure 離子注入質(zhì)量測(cè)量 硅片表面無(wú)法接受的顆粒沾污； 劑量控制； 使用低能注入的超淺結(jié)結(jié)深。
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