【正文】 同步的，而硬件中斷則是隨機(jī)發(fā)生的。 程序中斷輸入輸出方式 中斷觸發(fā)器 –當(dāng)中斷源發(fā)生引起中斷的事件時(shí)，先將它保存在設(shè)備控制器的“中斷觸發(fā)器”中，即將“中斷觸發(fā)器”置“ 1”，向 CPU發(fā)出“中斷請(qǐng)求”信號(hào)。每個(gè)中斷源有一個(gè)中斷觸發(fā)器，全機(jī)的多個(gè)中斷觸發(fā)器構(gòu)成中斷寄存器。 中斷屏蔽觸發(fā)器 –當(dāng)產(chǎn)生中斷請(qǐng)求后，用程序方式有選擇的封鎖部分中斷，而允許其他部分中斷仍得到響應(yīng)，稱為中斷屏蔽。實(shí)現(xiàn)方法是為每個(gè)中斷源設(shè)置一個(gè) 中斷屏蔽觸發(fā)器 來(lái)屏蔽設(shè)備的中斷請(qǐng)求。 程序中斷輸入輸出方式 可屏蔽中斷和不可屏蔽中斷 – 可以被 CPU通過(guò)指令限制其發(fā)出中斷請(qǐng)求的中斷屬于可屏蔽中斷，例如對(duì)某些外圍設(shè)備就可以在一段時(shí)間里執(zhí)行中斷屏蔽；一些中斷是不允許執(zhí)行屏蔽中斷的 ,例如電源掉電中斷，稱這類中斷為不可屏蔽中斷。 禁止中斷 – 如果由于某種原因，在很短一小段時(shí)間內(nèi)，不允許 CPU接收任何一個(gè)中斷請(qǐng)求（ 禁止中斷 ），通常是在 CPU內(nèi)部設(shè)置一個(gè)“ 中斷允許 ”觸發(fā)器，只有該觸發(fā)器被置為“１”狀態(tài) ,才允許 CPU響應(yīng)中斷請(qǐng)求，該觸發(fā)器被置為“ 0”狀態(tài)，則禁止 CPU響應(yīng)中斷請(qǐng)求； – 指令系統(tǒng)中，要給出“開(kāi)中斷”指令（置“１”中斷允許觸發(fā)器）和“關(guān)中斷”指令（清“０”中斷允許觸發(fā)器）。 程序中斷輸入輸出方式 中斷優(yōu)先級(jí) –為管理眾多的中斷請(qǐng)求，需要按每個(gè)（類）中斷處理的急迫程度，對(duì)中斷進(jìn)行分級(jí)管理。在有多個(gè)中斷請(qǐng)求時(shí)，首先響應(yīng)與處理優(yōu)先級(jí)最高的一個(gè)中斷請(qǐng)求。 中斷嵌套 –是指在處理中斷的過(guò)程中又可以響應(yīng)更高優(yōu)先級(jí)中斷的辦法。 –如果 CPU正在處理優(yōu)先級(jí)低的一個(gè)中斷，又來(lái)了優(yōu)先級(jí)更高的一個(gè)中斷請(qǐng)求，則停止低優(yōu)先級(jí)的中斷處理過(guò)程，以便及時(shí)響應(yīng)更高優(yōu)先級(jí)的中斷請(qǐng)求，在該高優(yōu)先級(jí)中斷處理完成之后，接下來(lái)再繼續(xù)處理低優(yōu)先級(jí)的中斷，在該低優(yōu)先級(jí)中斷處理完成之后，返回去接著執(zhí)行主程序。 程序中斷輸入輸出方式 中斷請(qǐng)求 – 中斷源給 CPU發(fā)控制信號(hào)，通過(guò)中斷源的 中斷觸發(fā)器完成（但受 中斷屏蔽觸發(fā)器 的制約） 中斷響應(yīng) – 中斷響應(yīng)的基本條件：允許中斷、 CPU結(jié)束一條指令執(zhí)行、中斷優(yōu)先級(jí)比當(dāng)前處理任務(wù)高 中斷處理 關(guān)中斷保存斷點(diǎn)判中斷源，轉(zhuǎn)中斷服務(wù)開(kāi)中斷執(zhí)行中斷服務(wù)程序關(guān)中斷恢復(fù)斷點(diǎn)開(kāi)中斷返回?cái)帱c(diǎn)程序中斷輸入輸出方式 判別中斷源的方法 –多個(gè)中斷源發(fā)出中斷請(qǐng)求時(shí)，首先需要找出其中中斷優(yōu)先級(jí)最高的那個(gè)中斷源； –采用軟件方案時(shí)，是用程序檢查中斷字的內(nèi)容實(shí)現(xiàn) ? 全部的中斷觸發(fā)器構(gòu)成中斷寄存器，其內(nèi)容稱為中斷字。當(dāng)中斷源數(shù)量很多時(shí)，中斷字也就很長(zhǎng)； ? 為了管理方便，通常把所有中斷按不同類別、性質(zhì)取分為若干個(gè)中斷優(yōu)先級(jí)，每個(gè)中斷優(yōu)先級(jí)中安排多個(gè)中斷源，在確定中斷優(yōu)先次序時(shí)，先查最高中斷優(yōu)先級(jí)，再到這一中斷優(yōu)先級(jí)中找出中斷優(yōu)先次序最高的中斷源。 –采用硬件方案時(shí)，一般選用串行鏈?zhǔn)脚抨?duì)法，需要有比較、判斷中斷的優(yōu)先級(jí)的邏輯線路 程序中斷輸入輸出方式 定位中斷服務(wù)程序入口地址 – 一是在中斷總控程序中用專用的指令接收中斷設(shè)備編碼，再用該設(shè)備編碼到指定的內(nèi)存區(qū)中找到中斷服務(wù)程序的入口地址。 – 另外一種是中斷向量法，由每個(gè)中斷源直接提供中斷向量，用這一中中斷向量為地址到中斷向量表中取出中斷服務(wù)程序的入口地址。中斷向量表是由每個(gè)中斷源的中斷服務(wù)程序的入口地址組成的一張列表，通常被存放在內(nèi)存中的指定的一片區(qū)域中。 主程序： A2150 A2021 PUSH R0 2 個(gè)寄存器的入棧出棧操 * EI (6E00) PUSH R13 作是為了避免不同優(yōu)先級(jí) MVRD R0,4D MVRD R13,0FFF 中斷嵌套過(guò)程中彼此干擾 OUT 80 DEC R13 CALA 2150 JRNZ 2154 JR 2021 POP R13 RET POP R0 RET A2120（ 2130， 2140） 3 個(gè)中斷服務(wù)程序入口各 不相同，并使用不同的寄 A2104 * EI (6E00) 存器檢查輸出的字符個(gè)數(shù) JR 2120 PUSH R0 A2108 MVRD R7， 50 （ R8， R9） JR 2130 MVRD R0, 31 (32,33) A210C OUT 80 前面帶 * 號(hào)的語(yǔ)句屬于 JR 2140 CALA 2150 擴(kuò)展指令，只能用 E命 DEC R7 （ R8， R9） 令輸入指令碼 JRNZ 2124（ 2134， 2144） POP R0 * IRET (EF00) 3 級(jí)嵌套的中斷實(shí)驗(yàn) ：主程序連續(xù)輸出字符‘ M’ ,不同優(yōu)先級(jí)的中斷服務(wù)程序連續(xù)輸出 50h 個(gè)對(duì)應(yīng)的的數(shù)字符。 2150 入口的子程序完成延時(shí)等待。在中斷服務(wù)程序中用于檢查輸出字符個(gè)數(shù)的寄存器各不相同，以避免中斷嵌套過(guò)程中彼此干擾。 直接存儲(chǔ)器存取 (DMA)方式 基本概念 –DMA是在專門(mén)的硬件（ DMA接口卡）控制下，實(shí)現(xiàn)高速 I/O設(shè)備與主存儲(chǔ)器之間成批交換數(shù)據(jù)的輸入 /輸出操作方式。 工作方式 –獨(dú)占總線方式：從傳送第一個(gè)字開(kāi)始直到這批數(shù)據(jù)傳輸完成的整個(gè)過(guò)程， DMA都把住總線不放，使總線只為本 DMA使用。其缺點(diǎn)是 CPU和其他 DMA等 bus masters都要停止運(yùn)行，會(huì)影響系統(tǒng)運(yùn)行效率。 –周期挪用方式：在 DMA占用總線周期傳送一個(gè)字的期間，如果 CPU在此期間并不使用總線，它就繼續(xù)執(zhí)行指令，二者均可運(yùn)行，互不干涉，若 CPU也要使用總線，則發(fā)生了爭(zhēng)用總線的矛盾，此時(shí) CPU要讓出一個(gè)總線周期先給 DMA使用，然后自己才能得到總線使用權(quán)并繼續(xù)運(yùn)行。 –DMA 與 CPU 交替訪問(wèn)主存方式。 DMA控制器（ DMA卡） DMA卡 是插接在總線插槽上的一塊邏輯線路板，它的一端通過(guò)總線與計(jì)算機(jī)主存儲(chǔ)器連接，另外一端通過(guò)電纜與高速設(shè)備連接。 與一般接口卡不同的是， DMA可以變化自己的角色，當(dāng) CPU對(duì)它進(jìn)行讀寫(xiě)時(shí)， CPU是 bus master， DMA是 bus slave，當(dāng) DMA控制高速設(shè)備與主存交換數(shù)據(jù)時(shí)， DMA是 bus master。 DMA卡 通常包括一般通用可編程接口卡的全部組成部分，例如 設(shè)備識(shí)別邏輯 ， 控制 /狀態(tài)邏輯 ，數(shù)據(jù)緩沖電路 ， 中斷機(jī)構(gòu) 等，又要多出其他幾個(gè)組成部分，例如 主存地址計(jì)數(shù)器 ， 數(shù)據(jù)數(shù)量計(jì)數(shù)器 ， DMA請(qǐng)求線路 等。 DMA控制器組成部分介紹 主存地址計(jì)數(shù)器 ， 存放讀寫(xiě)主存用到的主存地址，一批數(shù)據(jù)傳送開(kāi)始前，由 CPU寫(xiě)入其初值，以后每傳送一個(gè)字，該地址計(jì)數(shù)器加１ ,使其指向下一個(gè)主存單元。 數(shù)據(jù)數(shù)量計(jì)數(shù)器 ， 存放傳送數(shù)據(jù)的數(shù)量，由CPU寫(xiě)入其初值，以后每傳送一個(gè)字，該計(jì)數(shù)器減１，當(dāng)計(jì)數(shù)到０時(shí)，表示這批數(shù)據(jù)傳送完畢，此時(shí) DMA應(yīng)向 CPU發(fā)中斷請(qǐng)求信號(hào)。 DMA的控制 /狀態(tài)邏輯 ， 由控制和狀態(tài)等邏輯電路組成，用于修改主存地址計(jì)數(shù)器和數(shù)據(jù)數(shù)量計(jì)數(shù)器，指定傳送功能（輸入還是輸出） ,協(xié)調(diào) CPU和 DMA信號(hào)的配合與同步。 DMA控制器組成部分介紹 DMA請(qǐng)求線路 ，接收并記憶設(shè)備送來(lái)的請(qǐng)求數(shù)據(jù)傳送的 DMA請(qǐng)求信號(hào)，然后向 CPU 發(fā)出總線占用請(qǐng)求信號(hào)， CPU接到這一請(qǐng)求信號(hào)并響應(yīng)后，送回回答信號(hào)， DMA的控制 /狀態(tài)邏輯接到這一回答信號(hào)，就取得了總線的使用權(quán)，啟動(dòng)數(shù)據(jù)傳送。 數(shù)據(jù)緩沖寄存器 ，用于存放高速設(shè)備與主存之間交換的數(shù)據(jù)，也有的 DMA卡上不設(shè)置數(shù)據(jù)緩沖寄存器，而由送出數(shù)據(jù)的一方，在指定的時(shí)刻直接把數(shù)據(jù)放到數(shù)據(jù)總線上。 中斷機(jī)構(gòu) ，與通用接口中的中斷邏輯電路的組成完全相同，中斷請(qǐng)求發(fā)生在數(shù)據(jù)數(shù)量計(jì)數(shù)器計(jì)數(shù)到０值的時(shí)刻，用于向 CPU報(bào)告本組數(shù)據(jù)傳送完成，并等待新的傳送命令。 DMA接口 主 存 CPU DMA 接口組成 DMA 控 制 邏 輯 中 斷 邏 輯 設(shè)備 HLDA AR WC DAR HRQ 中斷請(qǐng)求 數(shù)據(jù)線 地址線 +1 1 溢出信號(hào) DREQ DACK BR DMA傳送數(shù)據(jù)的過(guò)程 傳送前預(yù)處理 ： 由 CPU完成，向 DMA卡送入設(shè)備識(shí)別信號(hào)，啟動(dòng)設(shè)備，測(cè)試設(shè)備運(yùn)行狀態(tài)，送入內(nèi)存地址初值，傳送數(shù)據(jù)的數(shù)量， DMA的功能控制信號(hào)等，然后， CPU繼續(xù)執(zhí)行原來(lái)的程序。 數(shù)據(jù)傳送 ： 在 DMA卡控制下自動(dòng)完成，準(zhǔn)備好一個(gè)數(shù)據(jù)，取得總線控制權(quán)，進(jìn)行數(shù)據(jù)傳送，修改卡上主存地址，修改字?jǐn)?shù)計(jì)數(shù)器內(nèi)容且檢查其值是否為 0，不為 0則繼續(xù)傳送，若已為 0則結(jié)束本次數(shù)據(jù)傳送過(guò)程。 傳送結(jié)束后處理 ： 數(shù)據(jù)數(shù)量計(jì)數(shù)器為 0，則向 CPU發(fā)中斷請(qǐng)求， CPU響應(yīng)之后進(jìn)行相應(yīng)處理。 預(yù)處理 ： 主存起始地址 設(shè)備地址 傳送數(shù)據(jù)個(gè)數(shù) 啟動(dòng)設(shè)備 DMA DMA DMA 數(shù)據(jù)傳送 ： 繼續(xù)執(zhí)行主程序 同時(shí)完成一批數(shù)據(jù)傳送 后處理 ： 中斷服務(wù)程序 做 DMA 結(jié)束處理 繼續(xù)執(zhí)行主程序 CPU DMA 傳送過(guò)程示意 允許傳送？ 主存地址送總線 數(shù)據(jù)送 I/O設(shè)備（或主存 ） 主存地址 加 1 傳送個(gè)數(shù) 減 1 數(shù)據(jù)塊 傳送結(jié)束？ 向 CPU申請(qǐng) 程序中斷 DMA請(qǐng)求 否 否 是 是 數(shù)據(jù)傳送